Интегрирующее устройство

Интегрирующее устройство

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 7/64

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

Ið0ь, g

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMY СВИДETEJlbCTBY (21) 4787797/24 (22) 01.02.90 (46) 15.04.92. Бюл, ЬЬ 14 (71) Научно-исследовательский институт многопроцессорных вычислительных систем при Таганрогском радиотехническом институте им. В. Д. Калмыкова (72) А. В. Каляев, В. Ф. Гузик, Г. А. Сулин, О.

Б. Станишевский, В. М. Тарануха, С. М. Головко и Л, И. Виневская (53) 681.325(088.8) (56) Авторское свидетельство СССР

М 651371, кл. G 06 F 7/64, 1978.

Авторское свидетельство СССР

М 510727, кл. G 06 F 7/64, 1976.,о, Я < о 1 7271 22 А1 (54) ИНТЕГРИРУЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных цифровых вычислительных машинах. Целью изобретения является повышение точности вычислений.

Поставленная цель достигается тем, что интегрирующее устройство содержит информационные входы 11, 1z, накопитель переменной интегрирования 2, элементы И

3, Зг выделения знакоразрядных кодов, схему управления 4, вычислитель 5 точного значения переменной, элементы И-ИЛИ 6>, 6z, информационные входы 71, 7г выдачи переменных.8 ил.

Л> 32 2Х .

1727122

Изобретение относится к вычислительной технике и может быть использовано в специализированных цифровых вычислительных машинах, Известен цифровой интегратор с плавающей запятой, работающий в последовательном коде с плавающей запятой по трапеции, содержащий сдвигающий регистр порядка подинтегральной функции, блок выравнивания начальных порядков, блок управления выравниванием начальных порядков; сдвигающий регистр мантиссы подынтегральной функции, блок анализа порядка подинтегральной функции, блок образования приращения порядка подынтегральной функции, Это устройство позволяет исключить трудоемкий процесс начального масштабирования задач.

Однако это устройство не может обеспечить высокой точности решения.

Известен также цифровой интегратор с плавающей запятой, который содержит.сумматор подынтегральной функции, устройство умножения, сумматор остатка, блок выделения приращений, сдвигающий регистр подынтегральной функции, счетчик, блок нормализации мантиссы, схему выделения сигнала изменения веса выходного приращения, масштабный блок. Устройство обеспечивает автоматическое масштабирование переменных.

Однако известное устройство имеет низкую точность решения.

Наиболее близким к предлагаемому является цифровой интегратор с плавающей запятой, содержащий сдвиговый регистр мантиссы подынтегральной функции, сдвигающий регистр порядка подынтегральной функции, сумматор порядка подынтегральной функции, сумматор порядка. подынтегральной функции, сумматор мантисс приращений подынтегральной функции, множительный блок, блок-задержки, сумматоры мантисс подынтегральной функции, управляемые регистры, логические элементы, реверсивные счетчики, блоки анализа состояний счетчиков, блоки анализа мантиссы подынтегральной функции, блок образования приращения порядка подынтегральной функции, блок управления сдвигами мантиссы подынтегральной функции на один разряд влево-вправо (схема; ормализации).

Устройство обеспечивает автоматическое согласование весовых разрядов мантисс подыинтегральной функции с ее приращениями в процессе интегрирования.

Однако данное устройство интегрирования не может обеспечить высокой точности решения, так как интегрирование выполняется по формуле прямоугольника. соединены с вторыми входами первого, второго элементов И и вторыми входами третьего и четвертого элементов И соответственно, третий и четвертый выходы блока управле40 ния соединены с первыми управляющими входами блоков суммирования накопленного и точного значений переменной соответственно, чторые управояющие входы этих блоков подключены к пятому выходу блока

45 управления, шестой выход которого соединен с третьим управляющим входом блока суммирования точного значения переменной, выходы первой и второй групп блока управления подключены к управляющим

50 входам первой и второй группы соответственно блоков суммирования накопленного и точного значения переменной, седьмой и восьмой выходы блока управления соединены с четвертым и пятым управляющим вхо55 дами соответственно блока суммирования точного значения переменной, девятый и десятый выходы блока управления подключены к третьему и четвертому входам управления блока суммирования накопленного значения переменных, десятый выход блока

Целью изобретения является повышение точности вычисления более чем на порядок.

Поставленная цель достигается тем, что в устройство, содержащее блок управления, четыре элемента и два элемента ИЛИ, причем выходы элементов ИЛИ соединены с выходами устройства, введены блок суммирования накопленного значения переменной и блок суммирования точного значения переменной, причем входы дифференциалов устройства соединены с информационными входами первой группы блока суммирования точного значения переменной и информационными входами блока суммирования накопленного значения переменной, первый и второй выходы которого соединены с первыми входами первого и второго элементов И соответственно, выходы которых соединены с информационными входами второй группы блока суммирования точного значения переменной, первый и второй выходы которого соединены с первыми входами второго и третьего элементов

И соответственно, выходы которых соединены с первыми входами первого и второго элементов ИЛИ соответственно, вторые входы которых подключены к выходам первого и второго элементов И соответственно, вход начальной установки устройства .соединен с входами начальной установки блока управления, блока суммирования накопленного значения переменной и блока суммирования точного значения переменной, первый и второй выходы блока управления

1727122 управления соединен с шестым управляющим входом блока суммирования точного значения переменной.

Алгоритм работы интегрирующего уст- ройства имеет следующий вид: 5

С"=В + а1а;

С В+ р1а;

)=1,4; а1= а 4= 1/2; az= аг 1;

Р1= pz=pan; фз=З, р4-0, 1 где С вЂ” накопленная переменная в знако- 10 разрядной избыточной двоичной системе счисления;

С вЂ” точное значение переменной интегг рирования в знакоразрядной избыточной двоичной системе счисления; 15

 — накопленная переменная в обычной двоичной системе счисления;

 — вычисленная переменная в точке в т обычной двоичной системе счисления; а — значение дифференциалов; 20 а, P — коэффициенты.

На фиг. 1 показана блок-схема интегрирующего .устройства для реализации алгоритма; на фиг. 2 — накопитель переменной; на фиг. 3 — суммирующее устройство с пла- 25 вающей запятой; на фиг. 4 — коммутатор; на фиг. 5 — схема выделения порядка результата; на фиг, 6- преобразователь кода; на фиг.

7 — блок коррекции порядков; на фиг. 8— вычислитель точного значения переменной 30 (В).

Блок-схема интегрирующего устройства (фиг. 1) содержит информационные входы

11, 12, поступления дифференциалов в виде знакоразрядных кодов, накопитель 2 пере- 35 менной интегрирования, элементы и 31, 32, выделения знакоразрядных кодов, схему 4 управления, вычислитель 5 точного значения переменной (В), элементы И-ИЛИ 61, 62 выделения положительного, отрицательно- 40

ro знаковых разрядов результата соответственно, информационные входы 71, 7Z выдачи переменных в виде знакоразрядных кодов (О,+1,-1).

Схема 4 управления включает генера- 45 тор 8 тактовых импульсов, счетчик 9 длительности элементарной операции интегрирования, т.е. длительности одного этапа интегрирования, элемент И 10, выделения сигнала записи порядка результата, 50. счетчик 11 подсчета четырех этапов интег рирования, элементы И 121-124 выделения сигналов управления первым-четвертым этапами интегрирования соответственно, элементы ИЛИ 13-16, элементы И171-17з, 55 триггер 18 управления, вход 191 поступления сигнала установки в нуль, вход 192 поступления начального масштабнрго импульса, вход 20 выдачи сигналов управле-. ния j1 первым и четвертым этапами интегрирования, выход 21 выдачи сигнала управления третьим этапом интегрирования )з, j4, выход 22 выдачи сигнала нормализации И„, выход 23 выдачи сигнала управления первым и вторым этапами интегрирования )1, jy элементы И 24, 261,26z,27, 33, выход 25з выдачи потенциала выделения порядк.м (П8д), выход 25 выдачи потенциала выделения мавнтисс, выход выдачи тактовых импульсов для управления выделения мантисс, выход 28 выдачи импульса в предпоследнем такте действий над порядками, выход 29 выдачи импульса в последнем такте действий над порядками, выход 30 выдачи импульса в последнем и предпоследнем тактах действий над порядками, выход 311, выдачи управляющего сигнала записи порядка в первом такте (Изп), выход 312, выдачи управляющего сигнала записи порядка в третьем такте(Изд2) выход 31з выдачи сигнала записи в конце действий над порядками, выход 32 выдачи сигнала записи в конце действий над мантиссами. При этом информационные входы 11, 1z интегрирующего устройства (фиг. 1) соединены с входами накопителя 2 переменной, выходы которого соединены с одними входами элементов И

31, 32, вторые входы которых соединены с одним выходом блока 4 управления. Выходы элементов И 31, 32 соединены с одними входами вычислителя 5 точного значения переменной и элементов И-ИЛИ 61, 6z, вторые входы этих элемечтов соединены с выходами вычислителя 5, третьи — c вторым выходом блока 4 управления.

Накопитель 2 переменной интегрирования (фиг. 2) включает блок 34 коррекции порядков, суммирующее устройство 35 с плавающей запятой, блок 36 приема переменной, состоящий из счетчика 37 порядков, схемы 38 нормализации, схемы 39 сдвига информации, которая, в свою очередь, состоит из схем И-ИЛИ, многоразрядного комбинационного сумматора 40, регистра 41 маркера, регистра 421 мантиссы переменной интегрирования, регистра 42z промежуточной суммы. При этом входы блока 34 коррекции соединены с информационными входами 11, 1z, Выходы блока 34 коррекции соединены с одними входами суммирующего устройства 35, другие входы которого соединены с выходами блока 36 приема переменной. Выходы блока 36 приема соединены с выходами суммирующего устройства 35,.Один вход счетчика 37 соединен с выходом схемы 38 нормализации 38.

Группа входов счетчика 37 соединена с выходом схемы 39 сдвига, входы которой соединены с выходами сумматора 40. Три

1727122

20

30

40

55 выхода, два знаковых и значащих разряды, сумматора 40 соединены с входами схемы

38 нормализации, выход которой соединен с одними входами схемы 39 сдвига и регистра 41, выходы которого соединены с одной группой входов сумматора 40, другая группа входов которого соединена со смещением влево на один разряд с выходами регистра

422, входы которого и регистры 421, соединены с выходами схемы 39.

Суммирующее устройство 35 (фиг. 3) состоит из схемы 43 выделения порядка результата 43, преобразователя 44 кода, схемы 45 нормализации, многоразрядного комбинационного сумматора 46, элемента

И-ИЛИ 47, элемента ИЛИ 49, элементов И

48 и 57, дешифратора 50, элементов 511-514 задержки на такт и триггеров 521, 52z управления, элементов И-ИЛИ 531, 532 коммутатора 54 информации, регистра 55 промежуточной суммы, счетчика 56 порядков.

При этом входы схемы 43 выделения порядка соединены с выходами преобразователя 44. Входы схемы 45 нормализации соединены с выходами, с двумя знаковыми и старшим значащим разрядами сумматора

46. Входы преобразователя 44 соединены с выходами, тремя знаковыми и старшим значащим разрядами сумматора 46. Выход weмента ИЛИ 47 соединен с входом элемента

И 48, выход которого соединен с одним входом сумматора 46, второй вход которого соединен с.выходом элемента И-ИЛИ 49, входы которого соединены с соответствующими выходами элемента И 47, счетчика 56 и дешифратора 50, группа выходов дешифратора 50 соединена с одной группой входов сумматора 46. Входы элементов 511, 522 задержки, соединены с выходами преобразователя 44. Выходы элементов 511, 522, соединены с входами элементов 51з, 514 задержки соответственно. Единичные входы триггеров 521, 52z управления, соединены с выходами схемы 45 нормализации.

Выходы схемы 43 и 45, преобразователя 44. элементов 511-514 триггеров 521, 52z соедийены соответствующим образом с входами элементов И-ИЛИ 531, 532. Выход преобразователя 44 соединен через коммутатор 54 с входом, старшим знаковым разрядом регистра 55. Остальные входы регистра 55 соединены через коммутатор 54 с выходами сумматора 46. Выходы регистра 55 соединены со смещением влево на один разряд с другой группой входов сумматора 46, Входы счетчика 56 соединены с выходами, старшими К-разрядами регистра 55. Выходы счетчика 56 соединены с входами дешифратора 50.

Коммутатор 54 информации (фиг. 4) включает элементы И-ИЛИ 58, элементы 59 и 61, элемент 60 задержки на такт.

Схема выделения порядка результата (фиг. 5) содержит элементы И 62, 711, 712, 721, 731,2 выделения знакоразрядн ых кодов, сумматоров 63, элемент ИЛИ 64, элемент

И вЂ” ИЛИ 65, триггеры 661, 66z управления, элементы 67 и 70 задержки, сумматор 68 по модулю два, элементы И-ИЛИ 691, 69z.

Преобразователь кода (фиг. 6) включает элементы И-ИЛИ 741, 742, элемент ИЛИ 75, сумматор 76 по модулю два.

Блок 34 коррекции порядков (фиг, 7) состоит из элементов И-ИЛИ 78, 861, 862, элемента И 77, знакоразрядного сумматора, состоящего из четырехразрядного сумматора 81; элементов 82 задержки на такт, элементов И-ИЛИ 831, 83z, сумматора 84 по модулю два, элемента ИЛИ 85. При этом информационные входы 11, 12 соединены с одними входами элементовИ 77 и И-ИЛИ 78, Выходы элемента И-ИЛИ 78 соединены с одними входами элементов 79, ИЛИ 80, Выходы элементов 77, 79 и 80 соединены с одними входами сумматора 81, вторые входы которого соединены с входами элементов 82 задержки. Входы элементов И вЂ” ИЛИ

831,832 соединены соответствующим образом с выходами сумматора 81. Один выход сумматора 81 соединен с одним входом элемента 84, другой вход которого соединен через элемент 85 с выходами элементов 831, 832. Выход элемента 84 соединен с входом одного элемента 82. Входы других элементов 82 соединены с входами сумматора 81.

Вычислитель 5 точного значения переменной (фиг. 8) включает блок коррекции порядков,, состоящий из элементов 87 и 88 задержки на такт элементов И-ИЛИ 89 и 90 знакоразрядного сумматора 91, суммирующее устройство 92 с плавающей запятой, блок 93 приема переменной. При этом информационные входы 11, 1z соединены с входами элементов 87 и 88 задержки, элементов И-ИЛИ 89 и 90 и знакоразрядного сумматора 91 блока коррекции, выходы элементов 87 и 88 соединены с другими входами элементов 89 и 90 соответственно.

Выходы сумматора 91, блока коррекции соединены с одними входами суммирующего устройства 92, другие входы которого соединены с выходами блока 93 приема переменной.

Устройство работает следующим образом.

В накопителе 2 (фиг. 1) формируется переменная С 1в знакоразрядном коде в четы1 ре этапа на одном шаге интегрирования.

При этом в первом и четвертом этапах вы1727122

10 полняется дополнительная операция умножения а на 1/2. Преобразование знакоразрядного кода переменной в обычный двоичный код производится в бблоке приема в БПБ накопителя 2.

При организации интегрирования с плавающей запятой порядок корректируется в блоке 34 (фиг. 2) на первом, четвертом этапахх Па;=Па — 1, так как 1/2a=ma;2 и, кроме того, Па порядок Па корректируется на всех этапах интегрирования при выполнении операции нормализации мантиссы результата. При нормализации открываются схемы 77 и 78 (фиг, 7) сигналом И по. входу

22 и, если, например, приняли по входу 11 приращения порядка ЛПа=+ 1, то это приращение hfla поступает на один вход П сумматора 81 непосредственно, а на второй — через открытую схему 77, что эквивалентно увеличению значения приращения ЛПа в 2 раза. Это обусловлено согласованием весов приращения Л Па с младшим разрядом порядка Па. При выполнении операции коррекции порядка Па в первом и четвертом этапах открывается схема И элемента 78 по сигналу, поступавшему на вход 20. В конце действий над порядками поступает (с входа

29) импульс коррекции Vli через схему И элемента 78, элемента ИЛИ 80 и одни входы сумматора 81, на другие входы которого подается с входов 1, 1z значение порядка Па.

При этом в знакоразрядном сумматоре, состоящем из элементов 79, 80, 82, 83 >, 832, 84 и сумматора 81, выполняется операция:

Па. =Па-1.

Процесс коррекции порядка Па в знакоразрядном сумматоре поясним на примере.

Пример 1. Па=101011.

Скорректированный порядок подается на вход суммирующего устройства 35 (фиг.

2). Блок-схема суммирующего устройства 35 приведена на (фиг. 3). В суммирующем устройстве в первом такте действий над порядками, открываются схемы И элементов 58 коммутатора (фиг. 4) по сигналу Изп1, поступающему на вход 311. Через открытые схемы И поступает порядок Пв параллельным

45 кодом в Кстаршие разряды регистра 55(фиг.

3). Порядок Пв поступает из счетчика 37 блока приема переменной В (фиг. 21), С выхода регистра 55 выдается порядок Пв па5 раллельным кодом на входы К старших разрядов сумматора 46. С выхода сумматора 46 четыре старших разряда подаются на входы преобразователя 44 кода (фиг. 3), В преобразователе кода (фиг, 6) анализируют10 ся три знаковых 3 н 3, 3 н 2, 3 н 1 и старший значащий разряды. На основании анализа формируются в преобразователе 44 знакоразрядный код {О. 1). При этом+1 выдается элементом 74 тогда, когда результат больше

15 или равен 3, а — 1 выдается элементом 74, . если результат равен или меньше -3. В остальных случаях выдаются преобразователем 44 нули. При выдаче+1 вырабатывается элементом 76 коррекция знака с положи20 тельного на отрицательный. При выдаче -1 вырабатывается элементом 76 коррекция знака с отрицательного на положительный. . В третьем также открываются схемы И элементов 58 (фиг. 4) сигналом Изб, поступаю.

25 щим на вход 31. Это обусловлено задержкой блока 34 коррекции (фиг. 2) информации на два такта. Через открытие схемы И коммутатора 54 записывается параллельным кодом порядок Пв в К младших разрядов

30 регистра 55 (фиг. 3), Начиная с третьего и в последующих тактах выполняется в сумматоре.46 операция вычитания порядка Па из

Па по потенциалу Пвп, поступающему на вход 25.

35 Операции над порядками поясним на примере.

Пример 2. flB=0011010;

Па=1010»;

1Т: Пв 000.011010;

4D 2T: 2Пв 000.110100;

ЗТ: 4Пв 001.101000 00.011010 Пв;

»1,1111» 11 1 -Па, П8 =1 001.100»1».»1010 дП = П — Па1сО

4Т .Пв2=0 111.001111 11,110100 дП =2 дП";

»0.0»»1».101000 дг П ,000000000+)00 - Па;

Пвз= 1 1 10. 1 00000 00.001000 дП 2д П

Паз> О;

6Т:Пв4= О 001.000000 00.010000 дП -2

50 gl-l3 > О.

7T: 010.000000 00.100000 д2 П

000,000000 00.1 -Па, Пв =1 010.000000 01.000000 дП -2 лдП вЂ” Па > О;

55 8Т; 000.000000 10.0000002д,П

» 1.1»» 1 11,100000 -Паб, 6

ПВ6= О 000.000000 01.100000 дП"-2

«дП -l1a6 > О.

1727122

Порядок Пв, продвигаясь в регистре 55 в сторону старших разрядов, преобразуется в преобразователе 44 в знакоразрядный код, à в освободившиеся разряды регистра

55 записывается разность порядков дП. Та- 5 ким образом, в конце операции над порядками разность дП записывается в К старших разрядов регистров 55, а порядок

Пв преобразуется в знакоразрядный код.

Вычисленная разность порядков перезапи- 10 сывается из К старших разрядов регистра 55 в счетчик 56 по сигналу, поступающему на вход 31з. Формирование порядка суммы, осуществляется следующим образом. Знакоразрядный код порядка Пв поступает на 15 одни входы схемы 43 выделения порядка результата, на вторые входы — знакоразрядный код порядка Ilai, В схеме 43 (фиг, 5) вычисляется, начиная со старших разрядов, разность порядков дП. При этом в схеме 43 20 анализируются знаковые 3 н 3, 3 н 2, 3 н 1 и старший значащий разряды разности дП .

Если разность порядков дП > 00, то открываются элементы 711, 71z потенциалом нулевого выхода триггера 662 управления. Через 25 открытые элементы 711, 72z выдается старшими разрядами вперед значение порядка

ПВь Если знак разности порядков изменился на противоположный, то триггер 66 управления переключается в единичное 30 состояние сигналом, поступающим с выхода элемента 692. При этом потенциалом единичного триггера 66z управления открываются элементы 721, 722. через открытые элементы выдается старшими раэ- 35 рядами вперед 1-е значение порядка Пав

При этом, порядок Па будет выдаваться в тех случаях, когда, во-первых, разрядность порядков дП станет равна нулю, так как при этом элементы 691, 69z блокируются 40 сигналом П =О, во-вторых, при условии(дП Ж, так как при этом элемениты 62 и 65 вырабатывают сигнал переключения триггера 66 управления в единичное состояние. Тем самым элементы 691, 69z блокируются потен- 45 циалом нулевого выхода триггера 661, Перед выполнением действий над мантиссами, если разность порядков записана в счетчик 56 положительная, т.е. дП О, включается дешифратор 50. Кроме того, по 50 первому такту действий над мантиссами в коммутаторе 54 элементами 59-61 (фиг, 4) вырабатывается импульс записи параллельным кодом мантисс МВ в регистр 55 по потенциалу, поступающему на вход 25. В 55 дешифраторе 50 (фиг. 3) возбуждается в этом случае выходная шина, соответствующая значению входной кодовой комбинации (разность порядков дП) ° Это эквивалентно подключению к входу сумматора 46 весового единичного старшего разряда мантиссы еа1, вес которого равен 2 . "При этом в сумматоре 46 выполняется операция МВ+ва12 и Во всех последующих тактах мантисса МВ передается на входы сумматора 46 с выхода регистра 55 параллельным кодом сдвинутой влево на один разряд. Мантисса знакоразрядного кода та1 поступает последовательно, начиная со старших разрядов, и в зависимости от знаковых разрядов в сумматоре 46 выполняет-. ся операция суммирования либо вычитания, причем, если поступает нуль, то результат сохраняется прежним, т.е. суммирование или вычитание не происходит.

Производя коррекцию с помощю преобразователя 44 старшего знакового разряда

ЗН2 результата в регистре 55, получим значение промежуточной суммы

Sm =2(Sm — 4m C(-я)+в а 2Если разность порядков в счетчике 56 отрицательная@ 4ото блокируется дешифратор 50, открывается элемент И-ИЛИ 49 и через открытый элемент выдается поразрядно код мантиссы ma(на вход сумматора

46 и, кроме того, разрешается прохождение через элемент 57 тактирующих импульсов на счетный вход счетчика 56. При этом по каждому импульсу уменьшается значение разности порядков на единицу. При достижении в счетчике 56 нулевого кода поступает сигнал запрета на вход элемента 57 с единичного выхода знакового разряда счетчика 56 и в последнем зафиксируется нулевой код. При этом включается дешифратор

50 и в коммутаторе 54 (фиг. 4) вырабатывается элементами 59 — 61 импульс записи мантиссы МВ, по которому открываются схемы

И элементов 58, Через открытие схемы записывается параллельным кодом мантиссы

М в регистр 55, Такое действие равносильно уменьшению веса разрядов мантиссы МВ в

2 " раза.

При атом в сумматоре 46 выполянется операция. mai+ МВ2 . Учитывая, что старшие разряды результата преобразуются в преобразователе 44 в знакоразрядный код и вырабатывается коррекция знака ЗН2, получим промежуточную суммр S в виде

Sm =2(Sm -WCI-2)+М В.2Окончательную сумму получаем иэ выхода преобразователя 44, как

1, если (Sm )>3;

mCi-2, если (Sm )<-3;

О, в остальных случаях. где (Sm ) — выделение три знаковых 3Н3, ЗН2, ЗН1 и старший значащий разряды.

Нормализация вычисленной мантиссы

m С -2 выполняется схемой 45 в первом такте по сигналу, поступающему на вход 22. В

1727122 схеме анализируется два знаковых Зн2, Зн1 и старший значащий разряды.

При этом, если Sm 1, то схемой 45 выдается положительное приращение передачи ЛПс- +1, которое выдается элементом

53, на вход суммирующего устройства. По приращению hl1<= + 1 устанавливается триггер 52 в единичное состояние и потенциалом единичного выхода открываются сс ответствующие схемы И элементов 531, 53г.

При этом дополнительно включаются элементы 51z, 514 задержки, что равносильно делению числа mc на 2. Если промежуточная сумма Sm < — то схемой 45 выдается

2 приращение hll<-- -1. Поэтому приращение переключает триггер 52 в единичное состояние и потенциалом единичного выхода открываются соответствующие элементы и элементы 531, 532, При этом -включаются элементы 511, 512 задержки, что равносильно умножению гпс на 2. Результат в виде

1 знакоразрядного кода С =вс 2 поступает

1 1 пс из суммирующего устройства 35 на вход блока 36 приема переменной (фиг, 2) и, кроме того, поступает на вход блока 5 переменной интегрирования через элементы И 31, 32 (фиг. 1). В блоке 36 приема переменной (фиг. 2) по результату знакоразрядного кода

С вычисляется новое значение переменной

В в обычной двоичной системе счисления, При этом по знаку старшего разряда Пв1 выполняется в сумматоре 40 операция суммирования вычисления старшего единичного. разряда — масштабного импульса, поступающего из регистра 41, с нулевым ,кодом, поступающим из регистра 42. В исходном состоянии в старшем разряде регистра 41 записан начальный масштабный импульс. Во всех последующих тактах по знакам i-x разрядов в сумматоре 40 суммируются (вычитаются) единичные весовые разряды с меньшим весом В(=2 за счет сдвига в регистре 41 масштабного импульса й(вправо на.разряд в каждом такте. Сформированный порядок Пв записывается в счетчик 37 по сигналу, поступающему на вход 31з, По окончании действий над порядками регистр 42г сбрасывает. нуль и в регистр 41 записывается по входу 19 масштабный импульс. Операция преобразования знакоразрядного кода мантиссы

mc в обычный код совмещена во времени с

one ра ци ей но рмал изаци и ма нтиссы Мв.

Нормализация мантиссы Мв выполняется с первого до последнего разряда схемой 38 по условию Мв < 2 . В результате нормализации вырабатывается схемой 38 приращение порядка М= -1. По этому приращению

ЛП-1 запрещается сдвиг масштабного импульса в регистре 41 вправо, корректируется порядок (le в счетчике 37, т.е. Пв=Пв-1.

Формирование мантисы М> осуществ5 ляется в соответствии с выражением

Мв =Мв +R(mci;

2Мв, если Мв < 2;

BH: М8 если Мв 2: (2 R(, если MB-1;

10 "к= R;, если Мв R 2

ПВ, Пв-1, если Мв< 21;. ПВ, если МВ 2, где Мв — i-e значение мантиссы переменной

В;

15 Мин — нормализованное значение ман тиссы;

Ri — вес (-ro разряда мантиссы вс (значение масштабного импульса).

Процесс формирования мантиссы пере20 менной Мв поясним на примере.

Пример 3. mc 001011;

1T:Мв=О+2 .0=-0;

Мвн:=0; В(. =2; ПВ:=-1;

2Т:Мв;=0+2 1.0=0;

25 Мвн:=О; В2;=2; Пв:=-2;

3T:Мв. =0+2 1 1=0,1;

Мвн:=0,1; Вз:=2; Пв:=-2;

4T:Мц:=0,1+2 .О= 0,1;

Мвн:=0,1; R4=2; Пв:12;

30 5Т:Мв:0,1+2,1=0,011 .

Мвн:=2(0,011) Rg=2; Пв:=-3;

4;

6Т:Мв:=0,11+2 1=0;101;

Мвн:=0,101; Яв:2"; ПВ:- -3.

Вычисление точного значения перемен35 ной интегрирования осуществляется вычислителем 5 (фиг. 1) в четыре этапа, причем в первых трех этапах выполняется дополнительная операция умножения дифференциалов на коэффициенты 3/2 и 3, так как j91=

40 Д=З/2, ф1=3.

Представив 3/2а, как 3/8 ma2 и За как 3/8 ma2 + во избежание переполнения, получим значение мантиссы промежуточной суммы, в первом, втором этапах, в

45 виде:

2(М5 + — 4пчСь1)+ "аа(+22 (Мс;(+2 если П-2)0;

2(MS — 4тС(-1)+МВ.2 (+3/8аан2, если дП-2, 50 где MS 2-((+2) — значение мантиссы промежуточной суммы в обычной двоичной системе счисления; гп С(-1-(i — 1) — разряд мантиссы окончательной суммы в избыточной двоичной сис55 теме счисления;

mai+z-((+2) — разряд значения дифференциала, соответствующего переменной; дП вЂ” разность порядков.

1727122

На третьем этапе интегрирования мантисса промежуточной суммы определяется как

2(MS -4гпСь1)+ ва +22-(ди-з), "

MS +2=, если П-Зф;

;2(М$ -4mCi-1) mal+2 M8.2(и з) если-П 3

Мантисса точного значения переменной определяется как

1 если (MS + ) и 3;

mCP= 1 если (MS + ) « -3;

О в остальных случаях, где (MS .) — выделенные три знаковых и старший значащий разряды мантиссы

MS + .

В четвертом этапе вычислений происходит выдача через элементы 6, 6z результата накопленной переменной С, т.е. С =С и, кроме того, присваивается в блоке 93 (фиг.

8) переменной В значение суммы С, т.е.

Вт =С1

Рассмотрим процесс формирования точного значения переменной интегрирования в вычислителе фиг. 8. Знакораэрядный код порядка поступает на входы 11, 12 блока коррекции, состоящего иэ элементов 87и 88 задержки, элементов И-ИЛИ 89 и 90 и знакоразрядного сумматора 91. В блоке корректируются порядок fla в первом втором и третьем этапах интегрирования, а также при операции нормализации аналогично, как в накопителей, Особенностью является то, что в первом и втором этапах интегрирования по сигналу управления, поступающему на вход 25, открывается схема И элемента 89 и в предпоследнем такте действий над порядками через открытую схему поступает импульс коррекции И2(по.входу 28) и в знакоразрядном сумматоре 91 выполняется операция

Па:=Па+2. В тратьем этапе интегрирования по сигналу открывается соответствующая схема И элемента 89. При этом в предпоследнем и последнем тактах действий над порядками по сигналу коррекции Из, поступающему на вход 30, в сумматоре 91 выполняется операция Па:Па+3.Из блока коррекции порядок. Па поступает старшими разрядами вперед на вход суммирующего устройства 92. В суммирующем устройстве формируется порядок резутата Пс аналогично суммирующему устройству с плаваю. щей запятой, изложенному оанее. Порядок

Пс2 выдается элементами 61, 62 в виде знакоразрядного кода на входы 71, 72 устройства. В четвертом этапе интегрирования порядок результата накопленной переменной ПС выдается через элементы 6>, 62 на

15 выходы устройства 71, 72 и, кроме того, порядок Пс поступает на вход блока 93 приема переменной (фиг. 8), в котором формируется порядок П> аналогично ранее изложенному блоку приема переменной в накопителе. При выполнении операции над мантиссами на первом, втором и третьем этапах интегрирования гпа поступает на вход суммирующего устройства 92 вычислителя через блок операции в виде 3/8таь

Коэффициенты 3/8 вырабатываются элементами 87 и 88 задержки совместно с элементами И-ИЛИ 89 и 90 и энакоразрядным сумматором 91. В сумматоре 91 выполняется операция суммирования мантисс 3/8 mai и МВ.

Вычисленное точное значение мантиссы переменной вС поступает через элементы 6<, 62 на выход устройства 71, 72 в

20 виде многоразрядного кода. В четвертом этапе интегрирования накопленное значение мантиссы mCi поступает на вход блока

93, где формируется новое значение переменной В, кроме того, мантисса mCt выда1 1

25 ется через элементы 6, 62 на входы 7, 72 устройства в. виде знакоразрядного кода.

В прототипе интегратор выполнен nq формуле прямоугольников иимеет пошрещность решения порядка Л,и1Ж /2. Предла30 гаемое устройство имеет погрешность интегрирования Л,игах /5 . Таким образом, в предлагаемом устройстве повышается точность по сравнению с прототипом в

35 "= / — = = бО/VX р аз, 1 ДР, Рй "У2 4Р2 так при интегрировании с шагом Чх=0,1 повышается точность в К=6. 10 раза.

Формула изобретения

40 Интегрирующее устройство, содержащее блок управления, четыре элемента И и два элемента ИЛИ, причем выходы элементов ИЛИ соединены с выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью

45 повышения точности вычислений, в него введены блок суммирования накопленного значения переменной, причем входы дифференциалов устройства соединены с информационными входами первой группы

S0 блока суммирования точного значения переменной и информационными входами блока суммирования накопленного значения переменной, первый и второй выходы которого соединены с первыми входами

55 первого и второго элементов И соответственно, выходы которых соединены с информационными входами второй группы блока суммирования точного значения переменной, первый и второй выходы которого сое17 1727122 18 динены с первыми входами второго и третьего элементов И соответственно, выходы которых соединены с первыми входами первого и второго элементов ИЛИ соответственно, вторые входы которых подключены к выходам первого и второго элементов И соотетственно, вход начальной установки устройства соединен с входами начальной установки блока управления блока суммирования накопленного значения переменной H блока суммирования точного значения переменной, первый и второй выходы блока управления соединены с вторыми входами первого и второго элементов И и вторыми входами третьего и четвертого элементов И соответственно, третий и четвертый выходы блока управления соединены с первыми управляющими входами блоков суммирования накопленного и точного значений переменной соответственно, вторые управляющие входы этих блоков подключены к пятому выходу блока управления, шестой выход которого соединен с третьим управляющим входом блока суммирования точного значения переменной, выходы первой и

5 второй групп блока управления подключены к управляющим входам первой и второй групп соответственно блоков суммирования накопленного и точного значения переменной, седьмой и восьмой выходы блока уп10 равления соединены с четвертым и пятым управляющими входами соответственно блока суммирования точного значения переменной, девятый и десятый выходы блока управления подключены к третьему и чет15 вертому входам управления блока суммирования накопленного значения переменных, кроме этого, десятый выход блока управления соединен с шестым управляющим входом блока суммирования точного значения

20 переменной.

1727122

1727122

1727122

1727122 t127122

383

Зи2

1727122

Составитель А.Каляев

Техред ММоргентал Корректор Э.Лончакова

Редактор Е.Копча

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 1279 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5