Цифровое множительно-делительное устройство

Цифровое множительно-делительное устройство

Реферат

 

Изобретение относится к цифровой вычислительной технике и может быть применено в специализированных вычислительных устройствах, используемых в системах автоматического управления. Целью изобретения является повышение быстродействия работы устройства в следящем режиме . Устройство содержит входы 8, 9 первого и второго операндов устройства, входы 10 и 11 третьего и четвертого операндов устройства, вычитатели 1 и 2, накапливающий сумматор 7, сумматор 3 и умножители 5 и 6. Сущность изобретения состоит в создании быстродействующего цифрового устройства для выполнения множительноделительной операции при одновременном выполнении операции суммирования с использованием итерационного метода реализации , позволяющего отслеживать изменения входных величин в процессе непрерывного формирования результата посредством организации структуры с отрицательной обратной связью для выработки компенсирующих воздействий при получении результата и с повышением благодаря этому быстродействия при отработке приращений . Цель изобретения достигнута за счет введения умножителей, сумматора и новых связей. 2 ил. СО С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 4 (лЭ

О

ЬЭ (л) 1Г

1/ (21) 4801152/24 (22) 11.03.90 (46) 30.04.92. Бюл. М 16 (71) Ленинградский электротехнический институт им, B.È.Óëüÿíîâà (Ленина) (72) А.В.Петров, Н.М.Сафьянников и А,Башаръяр (53) 681.325(088.8) (56) Авторское свидетельство СССР

N. 392495, кл, G 06 F 7/52, 1971.

Авторское свидетельство СССР

М 553614, кл. G 06 F 7/52, 1974, Авторское свидетельство СССР

М 742935, кл, 6 06 F 7/52, 1978.

{54) ЦИФРОВОЕ МНОЖИТЕЛЬНО-ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к цифровой вычислительной технике и может быть применено в специализированных вычислительных устройствах, используемых в системах автоматического управления. Целью изобретения является повышение быстро,, Ы„„1730623 А1 действия работы устройства в следящем режиме. Устройство содержит входы 8, 9 первого и второго операндов устройства, входы

10 и 11 третьего и четвертого операндов устройства, вычитатели 1 и 2, накапливающий сумматор 7, сумматор 3 и умножители

5 и 6. Сущность изобретения состоит в создании быстродействующего цифрового устройства для выполнения множительноделительной операции при одновременном выполнении операции суммирования с использованием итерационного метода реализации, позволяющего отслеживать изменения входных величин в процессе непрерывного формирования результата посредством организации структуры с отрицательной обратной связью для выработки компенсирующих воздействий при получении результата и с повышением благодаря этому быстродействия при отработке приращений. Цель изобретения достигнута за счет введения умножителей, сумматора и новых связей, 2 ил.

1730623

Изобретение относится к вычислительной технике и может быть применено в специализированных вычислительных устройствах, используемых в системах автоматического управления.

Известно устройство для умножения и деления, содержащее генератор, два делителя частоты, два счетчика и выполняющее операции умножения и деления одновременно. Начальная установка устройства сводится к вводу в первый счетчик дополнительного кода первого сомножителя А и установке кодов второго сомножителя В и делителя С в делители частоты в качестве коэффициентов деления. Результат множительно-делительной операции устанавливается во втором счетчике за время t = ABTp (где То — период следования импульсов генератора).

Недостатками устройства являются низкое быстродействие и малая помехоустойчивость, обусловленную отсутствием следящего режима работы, Известно быстродействующее множительно-делительное устройство, выполняющее операции умножения и деления одновременно и содержащее три регистра, три сумматора, блок управления, Устройство формирует результат преобразования с и-разрядными операндами за g шагов, где

1

Повышается помехоустойчивость устройства, поскольку оно одновременно выполняет дополнительную функцию суммирования, Устройство-п рототип осуществляет множительно-делительную операцию и oneXY рацию суммирования вида Z = + W c

V использованием принципа слежения за изменением входных величин, т.е. производит операции не с самими входными величинами, а с их приращениями фиксированно, с запоминанием приращений всех аргументов вне зависимости от их величин, Алгоритм функционирования определен при помощи вычисления конечно-разностного уравнения вида

У+АУ X

ЬЕ- < >V ЬХ+ V+>V 5Y+

+V VAV+AW

И/ — Z где X, Y, V, W — величины операндов;

5 ЛХ, ЛУ, ЛЧ, ЛИ/ — приращения операндов;

AZ — приращение результата, Множительно-делительная операция осуществляется за 4 такта.

10 Быстродействие устройства определяется следующим образом:

ЛХ р = 1 + г+ з . +

Ч+ЛЧ

hY hV

Ч+ЛV Ч+ЛV

При максимальных приращениях входных

20 величин, т.е. при предыдущих значениях X Y=

=- V-= О, и их приращениях ЛХ = Х с ЛY =

= Умакс, Л V = Чмакс, AW = уЧмакс быстро действие характеризуется величиной греш =

= 3 ед, времени, причем единица времени равна 2" периодам Тс тактовой частоты, Тогда треш = 3(2"Tp), где n — разрядность операндов. Максимальное время решения определяется при X = Y = V = 1, ЛV = О, ЛХ =

= ЛУ= 2" - 2. В этом случае треш = (2"+1 - 4) х х (2 "Tp), Например, если n = 10, то треш =

= 2093056Tо.

Недостатком прототипа является низкое быстродействие, вызванное необходимостью преобразования в процессе вычислений параллельного кода в частоту, Цель изобретения — повышение быстродействия работы устройства в следящем режиме.

Поставленная цель достигается тем, что в цифровое множительно-делительное устройство, содержащее два вычитателя и сумматор, причем выход сумматора соединен с выходом результата устройства и входом уменьшаемого первого вычитателя, вход вычитаемого которого соединен с входом первого слагаемого сумматора, введены два умножителя и накапливающий сумматор, причем входы первого и второго операндов устройства соединены с входами первого и второго сомножителей соответственно первого умножителя, выход которого соединен с входом уменьшаемого второго вычитателя, вход вычитаемого которого соединен с выходом второго умножителя, входы первого и второго сомножителей которого соединены с входом третьего операнда устройства и выходом первого вычитателя устройства, выход второго вычитателя соединен с информационным входом накапли1730623

20

25 сумматор

35

55 вающего сумматора, выход которого соединен с входом второго слагаемого сумматора, вход первого слагаемого которого соединен с входом четвертого операнда устройства, вход синхронизации которого соединен с входом разрешения записи накапливающего сумматора.

Сущность изобретения состоит в создании .быстродействующего цифрового устройства для выполнения множительноделительной операции при одновременном выполнении операции суммирования с использованием итерационного метода реализации, позволяющего отслеживать изменения входных величин в процессе непрерывного формирования результата посредством организации структуры с отрицательной обратной связью для выработки компенсирующих воздействий при получении результата и с повышением благодаря этому быстродействия при отработке приращений.

На фиг. 1 изображена схема предлагаемого устройства; на фиг. 2 — накапливающий

Устройство содержит два вычитателя 1 и 2 и сумматор 3, причем выход сумматора .

3 соединен с выходом 4 результата устройства и входом уменьшаемого вычитателя 1, вход вычитаемого которого соединен с входом первого слагаемого сумматора 1, два умножителя 5 и 6 и накапливающий сумматор 7, причем входы 8 и 9 первого и второго операндов устройства соединены с входами первого и второго сомножителей соответственно умножителя 5, выход которого соединен с входом уменьшаемого вычитателя 2, вход вычитаемого которого соединен с выходом умножителя 6, входы первого и второго сомножителей которого соединены с входом 10 третьего операнда устройства и выходом вычитателя 1 устройства, выход вычитателя 2 соединен с информационным входом накапливающего сумматора 7, выход которого соединен с входом второго слагаемого сумматора 3, вход первого слагаемого которого соединен с входом 11 четвертого операнда устройства, вход 12 синхронизации которого соединен с входом разрешения записи накапливающего сумматора 7.

Устройство работает следующим образом.

На входах 8 — 11 присутствуют и-разрядные коды типа 8 — 4 — 2-1 операндов Х, Y, V, W соответственно, причем 0 < Х < 1; 0 < Y <

<1;0 Х Y >2".

С входа 12 на вход разрешения записи накапливающего сумматора 7 поступают сигналы синхронизации CLK.

Пусть в начальный момент времени разряды накапливающего сумматора 7 находятся в нулевом состоянии. При необходимости возможна, например, организация процесса сброса накапливающего сумматора синхронно с сигналом CLK, так как показано на фиг. 2, Тогда на выходе сумматора

3, выполненного, например, в виде комбинационного сумматора, и выходе 4 устройства формируется код числа W, а на выходе вычитателя 1 — "0", При этом с выхода умножителя 6, выполненного, как и умножитель

5, например, на базе БИС матричного умножителя К1802В Р4 или К1802 В Р5, на вход вычитаемого вычитателя 2 поступит код "0", На входе уменьшаемого вычитателя 2 присутствует код ХУ, причем с выходов умножителей 5 и 6 снимаются старшие и разрядов кодов произведений. При этом на информационном входе накапливающего сумматора

7 присутствует код числа Ь1 = XY и на его выходе сформируется код числа 3> = XY no переднему фронту сигнала CLK. Длительность сигнала CLK должна быть не меньше времени задержки накапливающего сумматора 7, а период его следования — не меньше суммарной задержки элементов 6, 2, 7, 3 и 1.

В результате первой итерации на выходе 4 устройства и выходе вычитателя 1 формируются коды чисел Z1 = XY + W u XY соответственно.

При этом с выхода умножителя 6 на вход вычитаемого вычитателя 2 поступает код

XYV, а на его выходе формируется код приращения hg = XY - XYV = XY(1-V), поступающего на информационный вход накапливающего сумматора 7. Этот код

cyMMvðóåòñÿ с содержимым накапливающего сумматора 7 и с приходом сигнала CLK на выходе последнего устанавливается код

Яг= S + a=XY+XY(1-V).

Таким образом, на выходе 4 устройства в результате второй итерации формируется код 22 = 52+ W = XY+ XY XYV+ W = XY+

+ XY(1-V) + W.

В процессе выполнения третьей итерации с выхода вычитателя 1 на вход второго сомножителя умножителя 6 поступает код

Zz - W = XY + XY(1-V). Тогда на входе вычитаемого вычитателя 2 появляется код числа (Zz-W)V = (XY + XY(1 — V))V. В результате работы вычитателя 2 на информационный вход сумматора 7 поступает код приращения Ьз = XY - (XY + XY(1-V))V = XY(1-V) и суммируется с его кодом. По переднему фронту следующего сигнала CLK результат суммирования Яз появится на выходе накапливающего сумматора $з = Яг + Л = XY +

1730623

ХУ вЂ” Я -1Ч=0 (3) XY(1-V) = 1/2", (4) треш = mTp

Зп = п-1+ XY Sm-Ф

40 Греш =- mTp =

1Т;Д = ХУ(1-\/

>2 2 I 2

in(1 — 2 и ) + XY(1-V) + XY - (XY + XY(1-V))V = XY +

+ XY(1-V) + XY(1-V), Далее процесс повторяется по очередным итерациям, В качестве вычитателей 1 и 2 можно использовать, например, микросхему

К555ИМ7, Накапливающий сумматор 7 может быть реализован на основе приемных регистров любой серии, например, К531ИР24, и сумматора К555ИМЗ. Умножители 5 и 6 могут быть выполнены, например, на основе матричного умножителя

К1802ВР4 или К1802ВР5, Эти элементы могут быть реализованы и, например, на основе базового матричного кристалла или в виде специализированной интегральной схемы.

B основу построения устройства положен принцип следящего формирования множител ьно-дел ител ь ной зависимости трех аргументов с одновременным суммированием четвертого аргумента при помощи организации итерационного процесса, приводящего к установлению результата при равенстве произведения аргументов делимого произведению аргумента делителя и предыдущего результата с аддитивным учетом аргумента слагаемого, что достигается посредством итерационного процесса на основе автоматической компенсации задаваемых и вырабатываемых в процессе работы данных, благодаря чему необходимый режим динамического равновесия устанавливается оперативно в зависимости от приращения аргументов.

Итерационный процесс работы устройства выполняется в соответствии с формулой где m — номер текущей итерации.

На информационный вход накапливающего сумматора 7 в дальнейшем поступают коды приращений

Д4= XY(1-V) д = XY(1-V)m1 (2)

Так как X, Y, V находятся в диапазоне от нуля до единицы, а m растет, то очевидно, что код накапливающего сумматора 7 получает ряд сходящихся к нулю приращений.

Тогда при нулевом приращении, т,е. Д,п = 0

ВЫПОЛНЯЕТСЯ УСЛОВИЕ, КОГДа Sm = Sm-1, Следовательно, на выходе сумматора 7 формируется код числа в соответствии с выражением (1) XY

Отсюда Я = Sm-1 =, а значит, на

V выходе 4 устройства сформируется следую5 щий код

XY

Zm=Яп-1+W= — — +W, V

10 Дальнейшее прохождение сигналов

CLK приводит к фиксации в накапливающем сумматоре 7 полученного результата, так как последующие нулевые приращения не изменяют значение его кода.

15 Приняв абсолютную погрешность, соответствующую весу младшего п-го разряда операндов, определяют количество m итераций, необходимые для достижения заданной точности приближения, Из выражения

20 (2) где m — номер итерации.

25 Логарифмируя уравнение (4), получают и п2 + In X + In Y

П1 — 1

30 Приняв время выполнения одной итерации равным периоду То следования сигналов CLK, время решения определяется как

Максимальное время решения определяется при X= Y=1-2"; V=2".

В этом случае

nfn2+In 1 — 2 " +in 1 — 2

In(1 — 2 " ) Например, для 10-разрядных операндов треш = 7093Tp, что примерно в 300 раз меньше максимального времени решения устройства-прототипа.

Таким образом, быстродействие предлагаемого устройства выше быстродействия известного устройства, Одновременно предлагаемое устройство проще прототипа, так как в нем не используются четыре блока вычитания, шесть ячеек памяти, семь элементов И, один регистр, преобразователь

1730623 кода-частота, два счетчика. Кроме того, оно более технологично и надежно, имеет меньшие габариты и массу.

40

50

Составитель А.Петров

Редактор Л.Пчолинская Техред М.Моргентал Корректор Н.Ревская

Заказ 1512 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина, 101

Формула изобретения 5

Цифровое множительно-делительное устройство, содержащее два вычитателя и сумматор, причем выход сумматора соединен с выходом результата устройства и входом уменьшаемого первого вычитателя, 10 вход вычитаемого которого соединен с входом первого слагаемого сумматора, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия работы устройства в следящем режиме, оно содержит два умножителя 15 и накапливающий сумматор, причем входы первого и второго операндов устройства соединены с входами первого и второго сомножителей соответственно первого умножителя, выход которого соединен с входом уменьшаемого второго вычитателя, вход вычитаемого которого соединен с выходом второго умножителя, входы первого и второго сомножителей которого соединены с входом третьего операнда устройства и выходом первого вычитателя, выход второго вычитателя соединен с информационным входом накапливающего сумматора, выход которого соединен с входом второго слагаемого сумматора, вход первого слагаемого которого соединен с входом четвертого операнда устройства, вход синхронизации которого соединен с входом разрешения записи накапливающего сумматора.

     

 

Похожие патенты:

Устройство для деления с контролем // 1730622Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении быстродействующих арифметических устройств с контролем по четности

Устройство для деления // 1728862Изобретение относится к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах для выполнения операции деления чисел

Устройство для выполнения векторно-скалярных операций над действительными числами // 1728861Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных выII xi да Ui - у числительных системах для аппаратной реализации векторно-скалярных операций виY 1б{1, 2L} (L - количество компонентов векторного операнда) для действительных чисел,-представленных в дополнительном коде в форме с фиксированной запятой