Преобразователь двоичного кода в восьмипозиционный временной код

Преобразователь двоичного кода в восьмипозиционный временной код

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиотехнике вычислительной технике и может использоваться в системах передачи дискретной информации Устройство обеспечивает трехкратное повышение удельной скорости передачи путем преобразования двоичных сигналов в восьмипозиционные, что достигается в результате увеличения длительности формируемых импульсов и уменьшения частоты их следования. Устройство содержит генератор 1 импульсов, делитель 3 частоты , элементы И 11-17,22,23, ИЛИ 9, 25.НЕ 4,8 элементы 2,6,19-21 задержки, регистры 5, 7, триггер 18, дешифратор 10, преобразователь 27 уровня и сумматор 28 2 ил 1 табл CO с J CO о v| hO СП ; 1 -УЗН1-| t} ii,i / 28 | L П Г/г Л7

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 Н 03 М 5/16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (л)

О 4

Ю

Ql (21) 4817898/24 (22) 23.04.90 (46) 30.04.92. Бюл. М 16 (71) Институт технической кибернетики АН

БССР (72) Г.Я. Панченко (53) 681.325 (088.8) (56) Патент Франции N 2124049, кл. Н 03 К 13/00, 1971. Авторское свидетельство СССР

N 1594703, кл. Н 03 М 5/16, 1988. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ВОСЬМИПОЗИЦИОННЫЙ ВРЕМЕННОЙ KOl1

„„SU„„1730725 А1 (57) Изобретение относится к радиотехнике, вычислительной технике и может использоваться в системах передачи дискретной информации. Устройство обеспечивает трехкратное повышение удельной скорости передачи путем преобразования двоичных сигналов в восьмипозиционные, что достигается в результате увеличения длительности формируемых импульсов и уменьшения частоты их следования. Устройство содержит генератор 1 импульсов, делитель 3 частоты, элементы И 11-17, 22, 23, ИЛИ 9, 25,Н Е

4, 8 элементы 2, 6, 19-21 задержки, регистры

5, 7, триггер 18, дешифратор 10, преобразователь 27 уровня и сумматор 28. 2 ил. 1 табл, 1730725

Изобретение относится к радиотехнике и вычислительной технике и может использоваться в системах передачи дискретной информации различного назначения.

Известно устройство для преобразования двоичного кода в троичный, содержащее 8 элементов И, 5 элементов НЕ и 4 элемента ИЛИ, которое обеспечивает преобразование комбинаций из трех двоичных символов (1;О) в комбинации из двух троичных символов (+1;0;-1) по заданному алгоритму (ЗВ- 2Т), в результате чего достигается повышение удельной скорости передачи в 1,5 раза.

Недостатком известного устройства является то, что сформированный троичный сигнал является несбалансированным и в

его спектре содержится постоянная составляющая, снижающая его помехоустойчивость, Кроме того, удельная скорость передачи троичного сигнала повышается незначительно (К = 1,5).

Наиболее близким к предлагаемому является преобразователь двоичного кода в четырех позиционный временной код, содержащий генератор импульсов, 4 элемента задержки, делитель частоты, последовательный и параллельный регистры, элемент

НЕ, 9 элементов И, 3 элемента ИЛИ, триггер, преобразователь уровня и сумматор, который обеспечивает преобразование комбинаций из двух двоичных символов (1;О) в один троичный символ (+1;0;-1), в результате чего достигается повышение удельной скорости передачи в 2 раза. При этом четырехпозиционный сигнал, сформированный в соответствии с предлагаемым алгоритмом преобразования, является полностью сбалансированным.

Недостатком известного преобразователя является то, что он обеспечивает сравнительно небольшое повышение удельной скорости передачи (К = 2).

Цель изобретения — повышение удельной скорости передачи преобразователя.

Для этого в преобразователь двоичного кода в восьмипозиционный временной код, содержащий последовательный регистр, информационный вход которого является входом преобразователя, выходы последовательного регистра соединены с одноименными информационными входами параллельного регистра, генератор импульсов, выход которого соединен через первый элемент задержки с тактовым входом последовательного регистра и входом делителя частоты, выход которого соединен через последовательно соединенные первый элемент НЕ и второй элемент задержки с тактовым входом параллельного регистра и

55 первыми входами первого, второго, третьего элементов И, четвертый-девятый элементы И, выходы четвертого и шестого элементов И соединены соответственно с первым и вторым входами первого элемента

ИЛИ, выход которого соединен с первым входом сумматора, выходы пятого и седьмого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен через преобразователь уровня с вторым входом сумматора, выход первого элемента И соединен через третий элемент задержки с первыми входами восьмого и девятого элементов И, триггер, прямой и инверсный выходы которого соединены с вторыми входами соответственно восьмого и девятого элементов И, выходы которых соединены с третьими входами соответственно первого и второго элементов ИЛИ, выход сумматора является выходом преобразователя, третий элемент ИЛИ и четвертый элемент задержки, введены дешифратор, второй элемент

НЕ, пятый элемент задержки и четвертый элемент ИЛИ, первый и второй входы которого подключены к выходам соответственно шестого и седьмого элементов И, Выход четвертого элемента ИЛИ соединен с третьим входом сумматора, вход и выход четвертого элемента задержки соединены соответственно с выходом девятого элемента И и четвертым входом первого элемента ИЛИ.

Вход и выход пятого элемента задержки соединены соответственно с выходом восьмого элемента И и четвертым входом второго элемента ИЛИ. Выходы второго и третьего элементов И соединены с пятыми входами соответственно первого и второго элементов ИЛИ. Вход триггера подключен к выходу первого элемента И. Вход второго элемента

НЕ объединен с первым входом третьего элемента ИЛИ и подключен к выходу второго элемента задержки. Выход второго элемента НЕ соединен с первыми входами четвертого, пятого элементов И и вторым входом третьего элемента ИЛИ, выход которого соединен с управляющими входами дешифратора и первыми входами шестого и седьмого элементов И. Выходы параллельного регистра соединены с одноименными информационными входами дешифратора, первый и третий-восьмой выходы которого соединены с вторыми входами соответственно первого-седьмого элементов И.

На фиг.1 приведена структурная схема предлагаемого устройства; на фиг.2 — еременные диаграммы работы устройства.

Устройство (фиг.1) содержит генератор

1 импульсов, элемент 2 задержки, делитель

3 частоты, элемент НЕ 4, последовательный

1730725 поясняется с поF4 F2 F3 F1 FO

О О О О О

О О О О О

О 0 О О 0

1 О О О 0

0.1 О О О

О О 1 0 О

О О О 1 О

0 О О О 1

О О О О 0

О О 0 О О

10 регистр 5, элемент 6 задержки, параллельный регистр 7, элемент НЕ 8, элемент ИЛИ

9, дешифратор 10, элементы И 11-17., триггер 18, элементы 19 — 21 задержки, элементы

И 22 и 23, элементы ИЛИ 24 — 26, преобразователь 27 уровня и сумматор 28.

Преобразователь двоичного кода в восьмипозиционный временной код работает следующим образом.

Исходная двоичная последовательность с длительностью импульсов Т1/2 в тактовом интервале Т, следующих с номинальной тактовой частотой F< = 1/Т, поступает от источника дискретной информации (фиг.2,а), синхронизируемого с помощью генератора 1 импульсов на информационный вход последовательного регистра 5 и записывается в него с помощью последовательности тактовых импульсов, поступающих с выхода генератора импульсов (фиг,2,б) через элемент 2 задержки на величину Т1/4 (фиг.2,б ).

С одноименных выходов последовательного регистра 5 двоичные символы поступают на одноименные входы параллельного регистра 7 и записываются в него с помощью последовательности тактовых импульсов с длительностью Тз/2 в тактовом интервале Тз = 3T>, следующих с номинальной TBKTQBDA частотой F3 = 1/T3 =

1/3T1 = Р1/3, формируемых с помощью делителя 3 частоты "1:3", вход которого соединен с выходом элемента 2 задержки (фиг.2,б ), которые с выхода делителя (фиг.2,в) через последовательно соединенные элемент НЕ 4 (фиг.2,в ) и элемент 6 задержки на величину Тз/3 = Т1 (фиг.2,вг) поступают на тактовый вход параллельного регистра 7, в результате чего исходная двоичная последовательность разделяется на группы из трех двоичных символов, каждая из которых преобраэовывается далее в соответствующую параллельную комбинацию из трех двоичных символов с длительностью- Тз (фиг. 2, г — гз), С выходов параллельного регистра 7 (фиг.2,г1 — гз) сигналы поступают соответственно на одноименные входы дешифратора

10 (АО, А1, А2), на управляющие входы которого (ЕО, Е1) подается единичный потенциал с выхода элемента ИЛИ 9 (фиг.2,д ), входы которого через элемент HE 8 (фиг.2,д) и непосредственно подключены к выходу элемента 6 задержки (фиг,2,в2), в результате чего на соответствующем выходе дешифратора (FO — F7) формируется в анализируемый момент времени единичный импульс с длит ел ь н о ст ь ю Т3 (ф и г,2, ео — ет), соответствующий структуре комбинации из трех двоичных символов (фиг.2,г1 — гз).

Работа дешифратора мощью таблицы, ЕО Е1 А2 А1 AO F7 F6 F5

1 1 1 1 1 1 0 0

1 1 1 1 0 О 1 О

1 1 1 О 1 О О 1

1 1 1 О О О О О

1 1 0 1 1 О О О

1 1 О 1 0 О О О

1 1 О О 1 О О О

1 1 О О О О О О

О Х Х Х Х О О 0

X О Х X X О О О

П р и м е ч а н и е. Значком "Х" обозначено произвольное состояние, соответствующее уровню логического "О" или логической "1".

Как следует из таблицы, дешифратор работает только при наличии единичных потенциалов на обоих управляющих входах (EO и Е1) (в противном случае на выходах

FO — F7 дешифратора формируются уровни логического "О"). При этом, если, например, структура входной комбинации (АΠ— А2) соответствует значению "010", то единичный импульс формируется на выходе F2 дешифратора, при комбинации "101" — на выходе

F5 и т,д., причем при комбинации "001" единичный импульс формируется на выходе F1, однако согласно предлагаемому алгоритму преобразования этот импульс передается далее в канал связи нулевым символом с длительностью Тз, вследствие чего второй выход дешифратора (фиг.1,е ) в схеме преобразователя не используется (остается изолированным).

Сигналы с выходов дешифратора (фиг.2,ео — ег-ет) поступают соответственно на первые входы элементов И 11 — 17, при этом вторые входы элементов И 11 — 13 подключены к выходу элемента 6 задержки (фиг,2,ez), вторые вхоДы элементов И 14 и 15 соединены с выходом элемента НЕ 8 (фиг.

2,д), а вторые входы элементов И 16 и 17 подключены к выходу элемента ИЛИ 9 (фиг.2,д ), в результате чего на выходе элементов И 11 — 13 формируются импульсы с длительностью Тз/2 в первой половине тактового интервала Тз (фиг.2,жо,ж2,жз), причем на выходе элементов И 14 и 15 импульсы с длительностью Тз/2 формируются во второй половине тактового интервала Тз (фиг.2,ж4,жц), а на выходе элементов И.16 и

17 формируются импульсы с длительностью

Тз (фиг,2,жб,ж7).

С выходов элементов И 12, 14 и 16 (фиг.2,ж2,ж4,жо) сигналы поступают к входам элемента ИЛИ 24, а с-выходов элементов И 13, 15 и 17 (фиг,2,жз,жБ,жт) — к входам

1730725

50 элемента ИЛИ 26. Сигнал с выхода элемента

И 11 (фиг.2,жо) поступает на входы триггера

18 и элемента 19 задержки, при этом прямой и инверсный выходы триггера подключены соответственно к первым входам элементов И 22 и 23, вторые входы которых соединены с выхода- линии 19 задержки на величину 2 т (фиг.2, з ), соответствующую времени срабатывания триггера 18, что обеспечивает устойчивую работу элементов

И 22 и 23 в моменты его переключения путем устранения возможного кратковременного подрабатывания указанных элементов до наступления момента завершения процесса переключения триггера. Выход элемента И 22 (фиг.2,и ) непосредственно и через линию 21 задержки на величину Тз/2 (фиг,2,к ) подключен соответственно к входам элементов ИЛИ 24 и 26, а выход элемента И 23 (фиг.2,иг) непосредственно и через линию 20 задержки на величину Тз/2 (фиг.2,к2) соединен соответственно с входами элементов ИЛИ 26 и 24, Импульсы с длительностью Тз/2 и Тз, сформированные с помощью элементов

ИЛИ 24 и 26, поступают соответственно с их выходов (фиг,2,л,м) к первому и второму входам сумматора 28 непосредственно и через преобразователь 27 уровня, обеспечивающий преобразование положительных импульсов (фиг.2,м) в отрицательные (фиг.2,м ), в результате чего на выходе сумматора формируется разнополярный восьмипозиционный сигнал с длительностью импульсов Тз/2 и Тз (фиг.2,о), удельная скорость передачи которого в 3 раза превышает удельную скорость передачи исходного двоичного сигнала (фиг.2,а).

В соответствии с предлагаемым алгоритмом преобразования, при равной вероятности появления "1" и "0" в структуре исходной двоичной последовательности (Р(1) = P(0) = 0,5) и при достаточно длинном интервале анализа, постоянная составляющая в спектре разнополярного восьмипоэицион ного сигнала отсутствует.

При появлении комбинаций "000" в структуре входной двоичной последовательности на выходе сумматора формируются разнополярные импульсы (+1 или + 1) с длительностью Тз/2, причем полярность импульсов при кодировании каждой последующей комбинации "000" изменяется на обратную по отношению к полярности импульсов предыдущей кодируемой комбинации, что, s свою очередь, улучшает текущую балансировку восьмипозиционного сигнала по постоянной составляющей и повышает его помехоустойчивость.

Для обеспечения одинаковой помехозащищенности импульсов, передаваемых с длительностью Тз/2 и Тз, введена корректировка выходных импульсов, в соответствии с которой амплитуда положительных и отрицательных импульсов с длительностью Тз уменьшается соответственно на величину + 10 (с учетом искажений, вносимых линией связи при заданной скорости передачи), что достигается с выхода элементов И 16 и 17 (фиг.2,же,жт) через элемент ИЛИ 25 (фиг.2,н) на третий (управляющий) вход сумматора

28.

Практически предлагаемое устройство выполнено, в основном, на элементах логики (И, ИЛИ, НЕ), генераторе импульсов, делителе частоты "1:3", последовательном и параллельном регистрах, триггере, сумматоре и дешифраторе, в качестве которого может быть использован, например, дешифратор типа ИД 161.

Элементы задержки (2,6,20,21) могут быть реализованы на одновибраторе с регулируемой времязадающей цепочкой RC c переменным резистором R, включенной в цепи его запуска, а элемент 19 задержки может быть выполнен, например, на двух последовательно включенных элементах

НЕ.

Преобразователь 27 уровня может быть реализован на операционном усилителе с обратной связью с использованием инвертирующего входа.

Так как в процессе преобразования двоичного кода в восьмипозиционный временной код длительность формируемых импульсов увеличивается в 3 раза (Тз/2 =

=ЗТ1/2), а частота их следования уменьшается соответственно в 3 раза (Ез = 1/Тз =

=1/ЗТ1 = F)/3), то принимая во внимание тот факт, что каждый из символов восьмипозиционного сигнала несет в себе информацию о трех двоичных символах, можно утверждать, что удельная скорость передачи разнополярного восьмипозиционного сигнала увеличивается также в 3 раза по сравнению с удельной скоростью передачи исходного двоичного сигнала, Следовательно, положительный эффект, получаемый с помощью предлагаемого устройства, превышает в 1,5 раза положительный эффект, достигаемый с rioмощью прототипа, так как каждый из символов четырехпозиционного сигнала несет в себе информацию только о двух двоичных символах (К = 3:2 = 1.5), 10

1730725

45

55

Формула изобретения

Преобразователь двоичного кода в восьмипозиционный временной код, содержащий последовательный регистр, информационный вход которого является входом преобразователя, выходы последовательного регистра соединены с одноименными информационными вхрдами параллельного регистра, генератор импульсов, выход которого соединен через первый элемент задержки с тактовым входом последовательного регистра и входом делителя частоты, выход которого соединен через последовательно соединенные первый элемент НЕ и второй элемент задержки с тактовым входом параллельного регистра и первыми входами первого, второго и третьего элементов И, четвертый-девятый элементы И, выходы четвертого и шестого элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с первым входом сумматора, выходы пятого и седьмого элементов

И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен через преобразователь уровня с вторым входом сумматора, выход первого элемента И соединен через третий элемент. задержки с первыми входами восьмого и девятого элементов И, триггер, прямой и инверсный выходы которого соединены с вторыми входами соответственно восьмого и девятого элементов И, выходы которых соединены. с третьими входами соответственно первого и второго элементов ИЛИ, выход сумматора является выходом преобразователя, третий элемент

ИЛИ и четвертый элемент задержки, о т л ич а ю шийся тем, что, с целью повышения быстродействия преобразователя, в него введены дешифратор, второй элемент. НЕ, 5 пятый элемент задержки. и четвертый элемент ИЛИ, первый и второй входы которого подключены к выходам соответственно шестого и седьмого элементов И, выход четвертого элемента ИЛИ соединен с третьим

10 входом сумматора, вход и выход четвертого элемента задержки соединены соответственно с выходом девятого элемента И и четвертым входом первого элемента ИЛИ, вход и выход пятого элемента задержки соедине15 ны соответственно с выходом восьмого элемента И и четвертым входом второго элемента ИЛИ, выходы второго и третьего элементов И соединены с пятыми входами соответственно первого и второго элемен20 тов ИЛИ, входы триггера подключены к выходу первого элемента И, вход второго элемента НЕ объединен с первым входом третьего элемента ИЛИ и подключен к выходу второго элемента задержки. выход второ25 го элемента НЕ соединен с первыми входами четвертого и пятого элементов И и вторым входом третьего элемента ИЛИ, выход которого соединен с управляющими входами дешифратора и первыми входами

30 шестого и седьмого элементов И, выходы параллельного регистра соединены с одноименными информационными входами дешифратора, выходы нулевого, второго-седьмого разрядов которого соеди35 нен ы с вторыми входами соответствен но первого-седьмого элементов И, 1730725 ч