Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и предназначено для умножения чисел, может быть использовано для цифровой обработки сигналов. Цель - сокращение аппаратурных затрат. Цель достигается тем, что в устройство, содержащее узел одноразрядного суммирования , регистр множителя, накапливающий сумматор, группу элементов И, введены преобразователь прямого кода, дополнительный элемент задержки с запоминанием знакового разряда множителя. В основу работы положен алгоритм умножения на основе вычисления разрядных сумм частичных произведений с последующим их суммированием со сдвигом на один разряд друг относительно друга. Алгоритм умножения реализован на элементах суммирования, входящих в состав узла одноразрядного суммирования. 5 з.п.ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4665319/24 (22) 23.03.89 (46) 07.05.92. Бюл. М 17 (71) Научно-исследовательский институт многопроцессорных вычислительных систем при Таганрогском радиотехническом институте им. В.Д.Калмыкова (72) B.M.Òàðàíóõà (53) 681.325(088.8) (56) Папернов А.А. Логические основы ЦВТ. — M,: Советское радио, 1972, с. 216-217, Там же, с.213-215, рис. 7. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и предназначено для умножения чисел, может быть использовано для

Изобретение относится к вычислительной технике, к устройствам для умножения чисел и может быть использовано для цифровой обработки сигналов.

Известно устройство умножения, содержащее регистры множимого и множителя, комбинационный сумматор частичных произведений, преобразователь кодов и схемы подключения учетверенного множимого, Устройство обеспечивает высокое быстродействие.

Недостатком этого устройства являются большие аппаратурные затраты.

Известно также устройство умножения, применяемое в машине JBM-360, содержащее схему "дерева сумматоров", состоящую из шести преобразователей кодов, каждый из которых включает комбинационную схему преобразования трех слагаемых в два, регистр порязрядных сумм, регистр переносов, две группы элементов И, при этом пя„.,5U „„1732341 А1 цифровой обработки сигналов, Цель — сокращение аппаратурных затрат. Цель достигается тем, что в устройство, содержащее узел одноразрядного суммирования, регистр множителя, накапливающий сумматор, группу элементов И, введены преобразователь прямого кода, дополнительный элемент задержки с запоминанием знакового разряда множителя. В основу работы положен алгоритм умножения на основе вычисления разрядных сумм частичных произведений с последующим их суммированием со сдвигом на один разряд друг относительно друга. Алгоритм умножения реализован на элементах суммирования, входящих в состав узла одноразрядного суммирования, 5 з.п.ф-лы, 3 ил. тый и шестой преобразователи кодов являются накопителями, причем выходы шести преобразователя кодов соединены с входами сумматора формирующего полное произведение, В устройстве частичные произведения подаются на входы "дерева сумматоров" последовательно группами по шесть частичных произведений.

Недостатком этого устройства является никое быстродействие из-за последовательной организации вычислений, большие аппаратурные затраты.

Наиболее близким техническим решением является устройство для умножения, содержащее схему "дерева сумматоров", выполненную из шести групп преобразователей кодов, каждый из которых включает логическую схему преобразователя трех слагаемых в два, регистра разрядных сумм и регистра переносов, две группы элементов И, причем выходы последнего преобра1732341 зователя последней группы соединены с входами многоразрядного накапливающего сумматора, формирующего полное произведение. Устройство обеспечивает высокое быстродействие операции умножения за счет исключения длинных цепей переносов.

Недостатком известного устройства являются большие аппаратурные затраты.

Цель изобретения — сокращение аппаратурных затрат.

10

В устройство, содержащее узел одноразрядного суммирования, группу элементов И, регистр множителя и накапливающий сумматор, информационные входы которого соединены с соответствующими выхода- 15 ми узла одноразрядного суммирования, введены преобразователь прямого кода в дополнительный, элемент задержки, информационный вход которого соединен с входом множителя устройства, а выход — с 20 информационным входом регистра множителя и первым входом первого элемента И группы. Выходы разрядов регистра множителя, кроме выхода последнего разряда, соединены с первыми входами 25 соответствующих элементов И группы, начиная с второго элемента И группы, вторые входы элементов И группы соединены с входами соответствующих разрядов множимого устройства. Выход первого элемента И 30 группы соединен с информационным входом накапливающего сумматора, выход младшего разряда которого соединен с выходом результата устройства. Выход последнего разряда регистра множителя 35 соединен с первым информационным входом преобразователя прямого кода в дополнительный, выход которого и выходы элементов И группы, кроме первого элемента И группы, соединены с соответствующи- 40 ми входами узла одноразрядного суммирования. Второй информационный вход преобразователя прямого кода в дополнительный соединен с входом знакового разряда множимого устройства, вход уста- 45 новки в "0" которого соединен с входами установки в "0" элемента задержки, преобразователя прямого кода в дополнительный, регистра множителя накапливающего сумматора, тактовый вход которого соеди- 50 нен с тактовым входом регистра множителя и первым тактовым входом устройства, второй тактовый вход которого соединен с тактовым входом элемента задержки.

Кроме того, узел одноразрядного сум- 55 мирования содержит три группы элементов суммирования и элемент ИЛИ, причем входы элементов первой группы с первой по четвертый соединены с входами соответствующих групп узла одноразрядного суммирования.

Входы элементов суммирования второй группы с первого по третий соединены с выходами соответствующего веса элементов суммирования первой группы. Входы первого элемента суммирования третьей группы соединены с выходами соответствующего веса элементов суммирования второй группы. Входы второго элемента суммирования третьей группы соединены с выходами соответствующего веса элементов суммирования второй группы и выходом среднего веса первого элемента суммирования третьей группы, Входы элемента ИЛИ соединены с выходом старшего веса второго элемента суммирования второй группы и выходами среднего веса третьего элемента суммирования второй группы и второго элемента суммирования третьей группы. Выходы младшего веса первых элементов суммирования второй и третьей групп, выход второго элемента суммирования третьей группы, выход элемента ИЛИ и выход старшего веса третьего элемента суммирования второй группы соединены с выходами узла одноразрядного суммирования.

Кроме того, в качестве элемента суммирования использован четырехвходовый одноразрядный сумматор, содержащий элемент И/НЕ, два элемента И-ИЛИ, элемент И, элемент НЕ, два элемента ЭКВИВАЛЕНТНОСТЬ и два элемента

НЕЭКВИВАЛЕНТНОСТЬ, Причем входы элемента И-HE соединены с входами четырехвходового одноразрядного сумматора с первого по четвертый, а выход — с входом элемента НЕ и первым входом элемента И.

Второй вход элемента И соединен с выходом первого элемента И-ИЛИ, входы первой группы которого соединены с первым и вторым входами четырехвходового одноразрядного сумматора, Первый и третий входы четырехвходового одноразрядного сумматора соединены с входами второй группы первого элемента И-ИЛИ, входы третьей группы которого соединены с первым и четвертым входами четырехвходового одноразрядного сумматора, второй и третий входы которого соединены с входами четвертой группы первого элемента И-ИЛИ, входы пятой группы которого соединены с вторым и четвертым входами четырехвходового одноразрядного сумматора, третий и четвертый входы которого соединены с входами шестой группы первого элемента ИИЛИ, Входы первых элементов

ЭКВИВАЛЕНТНОСТЬ и НЕЭКВИВАЛЕНТНОСТЬ соединены с первым и вторым вхо1732341

15

55 дами четырехвходового одноразрядного сумматора, а выходы — с первыми входами соответственно первой и второй групп второго элемента И-ИЛИ. Входы вторых элементов ЭКВИВАЛЕНТНОСТЬ и

НЕЭКВИВАЛЕНТНОСТЬ соединены с третьим и четвертым входами четырехвходового одноразрядного сумматора, а выходы — с вторыми входами соответственно второй и первой групп второго элемента

И-ИЛИ, Выходы элемента НЕ, элемента И и второго элемента И-ИЛИ соединены с выходами четырехвходового одноразрядного . сумматора.

Кроме того, в качестве элемента ЭКВИBAJlEhTH0CTb использован элемент ИИЛИ, первый вход первой группы которого соединен с первым инверсным входом второй группы, а второй вход первой группы соединен с вторым инверсным входом второй группы.

Кроме того, в качестве элемента НЕЭКВИВАЛЕНТНОСТЬ использован элемент ИИЛИ, первый вход первой группы которого соединен с первым инверсным входом второй группы, а второй инверсный вход первой группы соединен с вторым входом второй группы.

В основу устройства положен алгоритм умножения на основе вычисления разрядных сумм частичных произведений с последующим их суммированием со сдвигом на один разряд друг относительно друга в виде:

2п+1

z1; =о

zo = уохо * 2о, 21 =(У1хо+ Уох1) *21:

z2 = (y2xo + у1х1 + уох2) * 22, Zn = (УпХо + Уп-1Х1 + ... + У1хп-1 + УоХп) * 2п, Zn+1 = (узпХо + упХ1+ ". + у1Хп + уоХЗп * 2п+1

Z2n = (УЗнХп + УпХЗн + ". + У1ХЗн+ Уо ХЗн) 22п, 2М1 =(узнхзн + упхзн + ." + у1хзн + уохзн) * 22п+1, где хо - хп хз„(уо — уп, у3н) — младшие— старшие знаковые разряды множителя (множимого);

zl — i-я разрядная сумма частных произведений;

2i — весовые коэффициенты разрядных сумм.

Алгоритм умножения реализован на элементах суммирования, Работа элемента суммирования описывается соотношенияРо (1О 2)(3 41 (И 2)(3® 4) )

Р1 Ь lt 2ЧО Ж ЧМ,М, ЧО 20 ЧМ2С 4 Ч

ЧО,,1,,М,О 4, Рг= О гО О 4 где а1, а2, аз, а4 — одноименные разряды частичных произведений; (Po, P1, фг) — ПОЗИЦИОННЫЙ КОД Раэрядного частичного произведения.

Ха фиг.1 изображено устройство для умножения; на фиг.2 — узел одноразрядного суммирования; на фиг,3 — четырехвходовый одноразрядный сумматор.

Устройство (фиг.1) содержит информационный вход 1 приема множителя, информационные входы 21 — 217 приема параллельным кодом множимого, первый тактовый вход 31 приема двух импульсов, второй тактовый вход 32 приема импульсов, вход 4 установки в "0", элемент 51 задержки с запоминанием знакового разряда множителя, регистр 52 множителя, триггер 5з, элемент И-ИЛИ 54 преобразователя кодов, группу 61 — 617 элементов И, узел 7 одноразрядного суммирования, многовходовый многоразрядный сумматор 8, регистр 9 разрядных частичных произведений, выход 10 выдачи произведений.

Узел одноразрядного суммирования (фиг.2) содержит информационные входы

111-116 приема одноименных разрядов частичных произведений; элементы 121 — 124 суммирования первой группы, элементы

131 — 13з суммирования второй группы,,элементы 141 и 142 ñóììèðîâàíèÿ третьей группы и элемент ИЛИ 15.

Четырехвходовый одноразрядный сумматор (фиг.3) содержит элемент И-НЕ 161, элементы И-ИЛИ 162 — 166 и 16д, элемент НЕ

167, элемент И 16в.

Устройство работает следующим образом.

Предварительно устанавливаются в нулевое состояние регистры 52.и 9 и триггеры

51 и 5з устройства по сигналу, поступающему на вход 4. На входы 21 — 217 подаются параллельным кодом множимое, единичные разряды которого открывают элементы И

61-617. На вход 1 поступает последовательно разряд за разрядом, начиная с младших разрядов, значение множителя хь которое продвигается в элементе 51 задержки, регистре 52 по тактовым импульсам (поступающим на вход 32 и 31 соответственно). По мере продвижения множителя в элементе 51 задержки, регистре 52 через открытые элементы И 61 — 617 в каждом такте выдаются значения разрядных частичных произведений. Таким образом, в первом такте в элементе 51 задержки записывается первый разряд множителя хо и из выхода элемента

И 61 выДаетсЯ значение хоУо, котоРое постУпает на первый вход сумматора 8. При этом значение хоуо выдается из выхода 10 в виде

1732341

35 паратных затрат более, чем в 2 раза,. по сравнению с известным устройством.

Формула изобретения

1. Устройство для умножения, содержащее узел одноразрядного суммирования, группу элементов И, регистр множителя и накапливающий сумматор, информационные входы которого соединены с соответствующими выходами узла одноразрядного суммирования, о т л и ч а ю щ е е с я тем, что; с целью сокращения аппаратурных затрат, в него введены преобразователь прямого кода в дополнительный, элемент задержки, информационный вход которого соединен с .входом множителя устройства, а выход — с информационным входом регистра множителя и первым входом первого элемента И группы, выходы разрядов регистра множителя, кроме выхода последнего разряда, соединены с первыми входами соответствующих элементов И группы, начиная с второго элемента

И группы, вторые входы элементов И группы

55 младшего первого разряда произведения, Во втором такте в элементе 5 задержки и в регистре 5z записываются два разряда множителя х> хо и из выходов элементов И 61 и

62 выдается два значения разрядных частичных произведений х1уо и хоу, которые поступают в виде одноименных разрядов на входы сумматора 8 и узла 7 одноразрядного суммирования. При этом в регистре 9 записывается значение старшего разряда разрядной суммы (харуо+ xoyi). Младший разряд этой разрядной суммы выдается из выхода

10 в виде второго младшего разряда произведения. В третьем такте в элементе 51 задержки и в регистре 5z фиксируется три разряда множителя xz, х, хо и из выходов элементов И 61 — бз выдается три значения разрядных частичных произведений харуо, х у, xoyz, которые поступают в виде одноименных разрядов на входы сумматора 8 и узел 7 одноразрядного суммирования. При этом вычисляется третья разрядная сумма (хгуо + х у) + хоу ) и одновременно суммируется в сумматоре 8 со значением 2 (харуо +

+ хоу ), поступающими из регистра 9 на вторые входы сумматора 8. В регистре 9 в третьем такте записывается значение старших разрядов разрядной суммы (харуо+ x1$1+

+ хоу + 2(x)). Младший разряд последней разрядной суммы выдается из выхода 10 в виде третьего младшего разряда произведений и т.д.

Таким образом, результат произведения выдается из выхода 10 поразрядно в виде младших разрядов разрядных сумм частичных произведений, вычисленных в каждом такте.

При этом, происходит сокращение anсоединены с входами соответствующих разрядов множимого устройства, выход первого элемента И группы с информационным входом накапливающего сумматора, выход младшего разряда которого соединен с выходом резул ьтата устройства, выход последнего разряда регистра множителя соединен с первым информационным входом преобразователя прямого кода в дополнительный, выход которого и выходы элементов И группы, кроме первого элемента И группы, соединены с соответствующими входами узла одноразрядного суммирования, второй информационный вход преобразователя прямого кода в дополнительный соединен с входом знакового разряда множимого устройства, вход установки в "0" которого соединен с входами установки в "0" элемента задержки, преобразователя прямого кода в дополнительный, регистра множителя и накапливающего сумматора, тактовый вход которого соединен с-тактовым входом регистра множителя и первым тактовым входом устройства, второй тактовый вход которого соединен с тактовым входом элемента задержки.

2. Устройство по п,1, о т л и ч а ю щ е ес я тем, что узел одноразрядного суммирования содержит три группы элементов суммирования и элемент ИЛИ, причем входы элементов первой- группы с первого по четвертый соединены с входами соответствующих групп узла одноразрядного суммирования, входы элементов суммирования второй группы с первого по третий соединены с выходами соответствующего веса элементов суммирования первой группы, входы первого элемента суммирования третьей группы — с выходами соответствующего веса элементов суммирования второй группы, входы второго элемента суммирования третьей группы — с выходами соответствующего веса элементов суммирования второй группы и выходом среднего веса первого элемента суммирования третьей группы, входы элемента ИЛИ соединены с выходом старшего веса второго элемента суммирования второй группы и выходами среднего веса третьего элемента суммирования второй группы и второго элемента суммирования третьей группы, выходы младшего веса первых элементов суммирования второй и третьей групп, выход второго элемента суммирования третьей группы, выход элемента ИЛИ и выход старшего веса третьего элемента суммирования второй группы соединены с выходами узла одноразрядного суммирования.

3. Устройство по п.2, о т л и ч а ю щ е ес я тем, что в качестве элемента суммирова1732341

10 ния использован четырехвходовый одноразрядный сумматор.

4. Устройство по п.З, о т л и ч а ю щ е ес я тем, что четырехвходовый одноразрядный сумматор содержит элемент И-НЕ, два элемента И-ИЛИ, элемент И, элемент НЕ, элемент ЭКВИВАЛЕНТНОСТЬ и два элемента НЕЭКВИВАЛЕНТНОСТЬ, причем входы элемента И-НЕ соединены с входами четырехвходового одноразрядного сумматора с первого по четвертый, а выход — с входом элемента НЕ и первым входом элемента И, второй вход которого соединен с выходом первого элемента И-ИЛИ, входы первой группы которого соединены с первым и вторым входами четырехвходового одноразрядного сумматора, первый и третий входы которого соединены с входами второй группы первого элемента И-ИЛИ, входы третьей группы которого соединены с первым и четвертым входами четырехвходового одноразрядного сумматора, второй и третий входы которого соединены с входами четвертой группы первого элемента ИИЛ И, входы пятой груп пы которого соединены с вторым и четвертым входами четырехвходового одноразрядного сумматора, третий и четвертый входы которого соединены с входами шестой группы первого элемента И-ИЛИ, входы первых элементов

ЭКВИВАЛЕНТНОСТЬ и НЕЭКВИВАЛЕНТНОСТЬ соединены с первым и вторым входами четырехвходового одноразрядного сумматора, а выходы — с первыми входами

5 соответственно первой и второй групп второго элемента И-ИЛИ, входы вторых элементов

ЭКВИВАЛЕНТНОСТЬ и НЕЭКВИВАЛЕНТНОСТЬ соединены с третьим и четвертым входами четырехвходового одноразрядного .10 сумматора, а выходы — с вторыми входами соответственно второй и первой групп второго элемента И-ИЛИ, выходы элемента НЕ, элемента И и второго элемента И-ИЛИ соединены с выходами четырехвходового одно15 разрядного сумматора.

5. Устройство поп.З, отл и ч а ю щеес я тем, что в качестве элемента ЭКВИВАЛЕНТНОСТЬ использован элемент И-ИЛИ, первый вход первой группы которого соеди20 нен с первым инверсным входом второй группы, а второй вход первой группы — с вторым инверсным входом второй группы.

6. Устройство по и 3, о тл и ч а ю щ е ес я тем, что в качестве элемента НЕЭКВИ25 ВАЛЕНТНОСТЬ использован элемент ИИЛИ, первый вход первой группы. которого соединен с первым инверсным входом второй группы, а второй инверсный вход первой группы — с вторым входом второй

30 группы, 12

1732341

Составитель Е.Мурзина

Редактор И.Дербак Техред М.Моргентал Корректор М.Максимишинец

Заказ 1583 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

ff<

1/

113

114

ffi3

flu

ff6.

111Е са1 г

0(у

O(q