Устройство для решения дифференциальных уравнений в частных производных

Устройство для решения дифференциальных уравнений в частных производных

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой вычислительной технике и может быть использовано при разработке и конструировании специализированных устройств, предназначенных для решения дифференциальных уравнений в частных производных параболического типа. Цель изобретения - повышение точности решения дифференциальных уравнений в частных производных за счет использования для вычисления частной производной по временной координате разностной схемы Рунге- Кутга четвертого порядка точности. Устройство содержит первый коммутатор 1, регистр 2, блок регистров 3, первый и второй умножители 4 и 5, первый и второй блоки быстрого преобразования Фурье 6 и 7, первый и второй умножители комплексных чисел 8 и 9, сумматор 10 комплексных чисел, блок 11 обратного преобразования Фурье, третий умножитель 12, накапливающий сумматор 13, второй коммутатор 14 и блок 15 микропрограммного управления. 3 ил. СП с VI CJ о со

СО|ОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F15/328

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 4 (лЭ,ф ф

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4815789/24 (22) 28,02.90 (46) 15.05.92. Бюл. № 18 (72) Ю.Г.Булычев и С.А.Погонышев (53) 681.325(088.8) (56) Авторское свидетельство СССР

¹ 807319, кл. G 06 F 15/328, 1981, Хуторцев В.B., Таран B.Н, Использование сплайнов для исследования алгоритмов нелинейной фильтрации. — Радиотехника и электроника, 1986, т, 31, № 11, с. 2180.

Авторское свидетельство СССР

N 1144127, кл. G 06 G 9/00, 1985.

Булычев Ю.Г. Метод приближенного решения двухмерного уравнения ФоккераПланка. — Радиотехника и электроника, 1985, т, 30, № 4, с, 727.

Авторское свидетельство СССР

¹ 1525715, кл. G 06 F 15/328, 1989.

Бахвалов Н,С., Жидков Н,П„Кобельков Г.М.

Численные методы. — М.. Наука, 1987, 600 с.

Булычев Ю,Г„Погонышев С.А. Метод численного интегрирования многомерного уравнения Фоккера-Планка на основе усеченных алгоритмов быстрого преобразования Фурье. — Радиотехника и электроника, 1989, т. 34, ¹ 6, с. 1241.

Колошкин Э.П, и др. Микропроцессорный комплект БИС для конвейерных систем цифровой обработки сигналов. — Микропроцессорные средства и системы, 1986, Вып.

2, с, 14 — 23. Ы, 1734103 А1 (54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ B ЧАСТHblX ПРОИЗВОДНЫХ (57) Изобретение относится к цифровой вычислительной технике и может быть использовано при разработке и конструировании специализированных устройств; предназначенных для решения дифференциальных уравнений в частных производных параболического типа.

Цель изобретения — повышение точности решения дифференциальных уравнений в частных производных за счет использования для вычисления частной производной по временной координате разностной схемы РунгеКутта четвертого порядкаточности, Устройство содержит первый коммутатор 1, регистр 2, блок регистров 3, первый и второй умножители

4 и 5, первый и второй блоки быстрого преобразования Фурье 6 и 7, первый и второй умножители комплексных чисел 8 и 9, сумматор 10 комплексных чисел, блок 11 обратного преобразования Фурье, третий умножитель 12, накапливающий сумматор

13, второй коммутатор 14 и блок 15 микропрограммного управления. 3 ил.

1734103

Изобретение относится к цифровой вычислительной технике и может быть использованоо при решении дифференциальных уравнений в частных производных параболического типа, например при решении диффузионного уравнения Фоккера-Планка.

Известно устройство для решения дифференциальных уравнений в частных производных, реализующее конечно-разностную схему.

Недостатком устройства является низкое быстродействие, Решение подобной задачи на ЭВЦМ ЕС вЂ” 1022 методом конечно-разностных схем на время т1 = 1 (время безразмерное t1 = а t) с шагом по времени t = 2 10 занимает около 70 мин, Известно оптическое вычислительное устройство, предназначенное для решения дифференциальных уравнений в частных производных параболического типа, в котором взятие частной производной по временной координате осуществляется на основе разностной схемы Эйлера, а взятие частных производных по пространственным координатам осуществляется в частотной области умножением получаемого

Фурье-образа на q-ю степень j в. Данное устройство обеспечивает высокое быстродействие, однако трудно реализуемо на практике (так как применяемые оптические элементы — динамические транспаранты, Фурье-преобразующие элементы, процессоры пространственно-частотной фильтрации и др. — устройства дорогостоящие, громоздкие, большие сложности возникают при их юстировке, настройке и т.д.), Кроме того, использование вышеназванных оптических элементов вносит также большие погрешности в вычисления, Например, погрешности, возникающие только в оптических процессорах пространственно-частотной фильтрации, достигают нескольких единиц и даже десятка процентов, Наиболее близким по технической сущности к предлагаемому является устройство для решения дифференциальных уравнений в частных производных, содержащее Nканальные (где N — размер аппроксимирующей сетки по пространственной координате) блоки (группы): коммутатор, блок регистров, первый, второй и третий блоки умножителей, первый и второй блоки быстрого преобразования Фурье, первый и второй блоки умножителей комплексных чисел, блок сумматоров комплексных чисел, 20

2Р

45 блок обратного быстрого преобразования

Фурье, блок накапливающих сумматоров, блок элементов И, а также блок памяти и блок управления, причем первые информационные входы коммутатора и блока элементов И являются информационным входом устройства, выход коммутатора подключен к входу блока регистров, выход которого соединен с первыми входами первого и второго блоков умножителей, вторые входы которых подсоединены соответственно к первому и второму выходам блока памяти, выходы первого и второго блоков умножителей соединены соответственно с входами первого и второго блоков быстрого преобразования Фурье, выходы которых соединены с первыми входами соответственно первого и второго блоков умножения комплексных чисел, вторые входы которых соединены соответственно с третьим и четвертым выходами блока памяти, выходы первого и второго блоков умножителей комплексных чисел соединены соответственно с первым и вторым входами блока сумматоров комплексных чисел, выход которого соединен с входом обратного быстрого преобразования Фурье, выход которого подключен к первому входу третьего блока умножителей, второй вход третьего блока умножителей соединен с пятым выходом блока памяти, выход третьего блока умножителей соединен с первым входом блока сумматоров-накопителей, второй вход которого подключен к выходу блока элементов

И, выход блока сумматоров-накопителей соединен с вторым входом коммутатора и является также выходом устройства, первый управляющий выход блока управления подключен к управляющему входу коммутатора и второму входу блока элементов И, второй, третий и четвертый выходы блока управления соединены соответственно с первым, вторым и третьим управляющими входами блока памяти, Недостатком устройства является низкая точность численного интегрирования дифференциальных уравнений в частных производных вследствие того, что используемая по временной координате разностная схема Эйлера является схемой первого порядка точности.

Цель изобретения — повышение точности решения дифференциальных уравнений в частных производных эа счет использования для вычисления частной производной по временной координате разностной схемы Рунге-Кутта четвертого порядка точности, 1734103

25

55

Поставленная цель достигается тем, что в устройство, содержащее N-канальные блоки: коммутатор, регистр, первый, второй и третий умножители, первый и второй блоки быстрого преобразования Фурье, первый и второй умножители комплексных чисел, сумматор комплексных чисел, блок обратного преобразования Фурье, накапливающий сумматор, а также блок регистров и блок микропрограммного управления, введен второй коммутатор, причем выходы с первой по четвертую групп блока регистров подключены соответственно к первым информационным входам групп второго умножителя, первого умножителя комплексных чисел и первого умножителя комплексных чисел, выходы пятой группы блока регистров подключены к первым информационным входам группы накапливающего сумматора и к информационным входам первой группы первого коммутатора, выходы которого подключены соответственно к информационным входам регистра, выходы которого подключены к вторым информационным входам группы первого умножителя и к вторым информационным входам группы второго умножителя, выходы которого подключены соответственно к входам второго блока быстрого преобразования

Фурье, выходы первого умножителя подключены соответственно к входам первого блока быстрого преобразования Фурье, выходы первого и второго блоков быстрого преобразования Фурье подключены соответственно к вторым информационным входам групп первого и второго умножителей комплексных чисел, выходы которых подключены соответственно к первому и второму информационным входам группы сумматора комплексных чисел, выходы которого подключены соответственно к входам блока обратного преобразования

Фурье, выходы которого подключены к информационным входам второй группы первого коммутатора и к первым информационным входам группы третьего умножителя, выходы которого подключены к вторым информационным входам группы накапливающего сумматора, выходы которого подключены к выходам результата устройства и к информационным входам третьей группы первого коммутатора, вход запуска устройства подключен к входу режима блока микропрограммного управления, первый выход которого подключен к первому управляющему входу первого коммутатора и к первому входу записи/сч 1тывания блока регистров, второй выход блока микропрограммного управления подключен ко входу записи/считывания регистра и ко второму входу записи/считывания блока регистров, третий и четвертый выходы блока микропрограммного управления подключены соответственно к третьему входу записисчитывания блока регистров и к второму управляющему входу первого коммутатора, пятый выход блока микропрограммного управления подключен к,четвертому входу записи-считывания блока регистров и к первому управляющему входу второго коммутатора, выход которого подключен к вторым информационным входам группы третьего умножителя, шестой выход блока микропрограммного управления подключен к пятому входу записи-считывания блока регистров и к второму управляющему входу второго коммутатора, седьмой выход блока микропрограммного управления подключен к шестому входу записи-считывания блока регистров и к третьему управляющему входу второго коммутатора, восьмой выход блока микропрограммного управления подключен к четвертому управляющему входу второго коммутатора и к седьмому входу записи-считывания блока регистров, выходы с первого по четвертый которого подкл ючен ы соответственно к информационным входам с первого по четвертый второго коммутатора, девятый выход блока микропрограммного управления подключен к третьему управляющему входу первого коммутатора и к управляющему входу накапливающего сумматора, Введение дополнительного блока (коммутатора) позволяет получать более точное решение уравнения Фоккера-Планка

aW хд 3(K1 х W Xä) ах

1 Я(К x W X t)

2 З х где W(x, t) — одномерная плотность вероятности скалярного марковского процесса x(t) (искомая функция);

К (х) — стационарный коэффициент сноса;

К (х) — стационарный коэффициент диффузии;

Ц } — оператор Фоккера-Планка.

Рекуррентное представление (1) на основе метода Рунге-Кутта имеет вид

Wm+1(x) = Wm(x) + — (K1(x) + 2 K2(x) + 2 Кз(х)

6

+ К4(х)), (2)

m=0,1,2,..., где Wm(x) ui Wm+<(x) — значения функции W(t, х) соответственно íà m-м и (m+1)-м шагах вычислений;

1734103

K (x), (i = 1, 4)- коэффициенты, подлежащие определению, которые в соответствии с уравнением (1) вычисляются следующим образом:

K1(x) = (ця(х)}) ; (3) 5

K2(x) = (L(Wm(x) + ) — г) ) т

К1 (х1

Кз(х) = (L{Wm(x)) + L — )

К2 (Х )

К4(х) = (L(Wm(x)} + ) {Кз(х)}) r. 10

Путем несложных преобразований с учетом свойства линейности оператора Фоккера-Планка итерационный алгоритм (2) приводится к виду

4 У 15

Wm+1(x) = g — Wm (x),(4)

v=0 Ф4 где Ь> (Wm(x)) = ) (Ь-1фА4(х)}) =L (L (W gx)}} и т.д„

) (Wm(x)} = Wm(x), Е. (Wm(x)) = 20

" (-")? ((L{ (Wm(x))) = Wm(x), С помощью теоремы отсчетов Котельникова и представления функции Wm(x) совокупность N отсчетов по пространствен- 25 ной координате уравнение (4) может быть записано следующим образом:

Ф л ?1.() (. .н))-ll e,,(< (ч .). ))), m--0,1,2,..., p =O,N-l k=0,N-l

1 ) где п — номер отсчета функции Wm(x) по 35 пространственной координате х;

h — шаг дискретизации Wm(x) по пространственной координате х;

-1

F re4 и Рдлф — опеРатоРы пРЯмого и обратного дискретного преобразования 40

Фурье (ДПФ), которые для произвольной функции g(nh) и ее спектрального аналога

G(k Лв) определяются парой взаимнообратных преобразований;

))-(45

F<„ (e)(nh)j=+ 1(nh) ехр(-j — Ь)

F<„e,(G(cele))= — Q G(keee) eep(j — kn); Gp где k — номер отсчета спектрального аналога функции g(nh);

Лв — шаг дискретизации ее по пространственной частоте.

Так, например, для нахождения W1(nh) по формуле (4) с учетом (5) необходимо выполнить следующие вычисления;

К,(Рh)ô () " ()0{rh1+ — (rW(nh)> л

+, L (Й,(llh))+ — Ll ()N (plh)j

Р ("))-FI,, ð(>ljk v) г,„„():,() ))) . (,h))

-) .Гк () ) .(.h))I.

На фиг, 1 представлена схема устройства; на фиг. 2 — временная диаграмма работы блока микропрограммного управления; на фиг, 3 — схема блока микропрограммного управления.

Устройство содержит первый коммутатор 1, регистр 2 (Р), блок регистров 3 (БР), первый 4 и второй 5 умножители (УМ), первый 6 и второй 7 блоки быстрого преобразования Фурье (БПФ), первый 8 и второй 9 умножители комплексных чисел (УМК), сумматор 10 комплексных чисел (СКЧ), блок 11 обратного преобразования Фурье (ОБПФ), третий умножитель 12, накапливающий сумматор 13 (НС), второй коммутатор 14 и блок

15 микропрограммного управления (БМУ).

Коммутатор 1 предназначен для подключения к входу блока регистров выхода одного из блоков: БР 3, ОБПФ 11, HC 13 по соответствующим управляющим сигналам

U1, U4, U9 из БМУ 15. Каждый из N регистров Р2 предназначен для записи одного отсчета функции Wm(nh), n = О, N — 1 в последовательном двоичном коде. БР 3 обеспечивает хранение констант K1(nh), Kz(nh), j Мв. (jk Лв) /2, Wo(nh), т,2/2, тз/6, гд/24 и выдачу их по сигналам

U1 — U3, U5 — U8. YM 4 и 5 предназначены для перемножения отсчетов Wo(nh), поступающих из P 2, соответственно со значениями K1(nh) и Kz(nh), поступающими из БР 3, БПФ 6 и БПФ 7 служат для выполнения операции ДПФ над полученными соответственно в УМ 4 и 5 произведениями. УМК 8 и

9.предназначены для перемножения результатов соответственно с БПФ 6 и 7 с поступающими из БР 3 значениями jk Лв и (j Мв)2/2. СКЧ 10 служит для суммирования полученных на выходе УМК 8 и 9 комплексных чисел. ОБПФ 11 предназначен для выполнения обратного ДПФ над полученным на выходе СКЧ 10 набором k = О, N — 1 отсчетов комплексных чисел. УМ 12 служит для умножения полученного на выходе

ОБПФ 11 результата на константу, поступающую от коммутатора 14, Коммутатор 14 предназначен для соединения входа УМ 13 с одним из четырех выходов БР 3, на которые по командам из БМУ 15 U5, Uá, U7, U8 подается одна из четырех констант:

t,P/2, гз/6, г"/24. НС 13 предназначен для суммирования последовательно получае1734103

10 мых друг за другом слагаемых выражения (8). БМУ 15 собран на основе набора триггеров, счетчиков, логических элементов И или

ИЛИ (см. фиг. 3) и предназначен для выработки в соответствии с временной диаграммой (фиг. 2) управляющих сигналов 01 — 09.

Устройство работает следующим образом.

В исходном состоянии все триггеры и счетчики блоков находятся в нулевом состоянии, во всех разрядах всех регистров записаны нули, в БР 3 записаны константы:

К1(пп); К2(пй), )1(ЬМ (jКЛй)) /2, Wo(nh), r,P/2, 2/6, т4/24.

По сигналу "Запуск" БМУ 15 генерирует управляющий сигнал U1, который подается в коммутатор 1, в результате чего вход Р2 подключается к пятому выходу БР 3, а также в БР 3, в результате чего исходная Wo(nh) переписывается с пятого выхода БР 3 в Р2.

Одновременно значения Wo(nh) переписываются в НС 13, который находится в режиме суммирования с накоплением. Затем по сигналу 02, поступающему на второй управляющий вход БР 3 и на управляющий вход

Р2, с второго и первого выходов БР 3 в БУМ

4 и 5 соответственно выдаются значения

K>(nh) и Kz(nh) для перемножения с поступающим из переводимого сигналом U2 в режим считывания P 2 значением Wo(nh), Результаты умножения с каждого из блоков

УМ 4 и УМ 5 поступают соответственно в

БПФ 6 и 7 для выполнения операций ДПФ, С выходов БПФ 6 и 7 по N спектральных комплексных коэффициентов с каждого поступают на вторые входы УМК 8 и 9, на первые входы которых по управляющему сигналу 03 из БМУ 15 с четвертого и третьего выходов БП 3 выдаются соответственно константы Jk Лв и()к Лю) /2, Результат умножения из УМК 8 и 9 поступает для поразрядного сложения в СКЧ

10 и далее на входы N-точечного ОБПФ 11.

Полученное на выходе ОБПФ 11 выражение

L {И/о(пЬ)} поступает для записи в Р2 через, (1) коммутатор 1, который по управляющему сигналу U4 соединяет выход ОБПФ 11 с входом P 2, а также подается на вход УМ 3 для умножения на константу т, поступающую с шестого выхода БР 3 (в результате подачи на четвертый управляющий его вход сигнала U 5) через коммутатор 14, который по управляющему сигналу 05 из БМУ 15 . соединяет шестой выход БР 3 с входом УМ

12. Полученное после перемножения второе слагаемое выражения (8) поступает с выхода

УМ 12 на второй вход НС 13, где производится суммирование его с ранее записанным в НС 13 первым слагаемым выражения (8). Аналогично по управляющим сигналам

02, 03, U4, 06, U7; U8 (см. временную диаграмму фиг. 2) последовательно друг за другом формируются третье, четвертое и пятое

5 слагаемые выражения (8). Отличие состоит в том, что при формировании третьего слагаемого выражения (8) умножение -в УМ 12 производится на константу т=/2, поступающую с седьмого выхода БР З,через коммута"0 тор 14 при подаче на него,и..на пятый управляющий вход БР З.управляющего сигнала 06. При формировании четвертого слагаемого выражения (8) по сигналу U7. с восьмого выхода БР 3 íà YM 12 через ком15 мутатор 14.подается константа; 2/6. При формировании пятого-слагаемого выражения (8) по сигналу 08 с девятого выхода БР

3 на УМ 12 через коммутатор 14 подается

20 константа z4/24. В конце первого шага вычислений в НС 13 сформировано значение

W>(nh) в соответствии с выражением (8).

Второй и последующий шаги вычислений аналогичны первому. Отличие состоит в том, 25 что вместо управляющего сигнала 01 в-начале каждого последующего шага выдается управляющий сигнал 09, который поступает на управляющий вход НС 13 (для перевода его в режим считывания) и на третий управ30 ляющий вход коммутатора 1 (для подключения выхода НС 13 к входу Р2), в результате чего полученное на предыдущем шаге значение Wm(nh) выдается на выход устройства и одновременно переписывается" в Р2 с

35 целью использованйя его в качестве исходного на (m+1)-м шаге вычислений.

БМУ 15 содержит генератор 16 тактовых импульсов (ГТИ); первый 17 и второй 18 триггеры, элемент ИЛИ 19, с первой по седь-40 мую ячейки Я 1 — 7, каждая из которых состоит из первого 20, и второго 23 элементов

"И", первого 21 и второго 24i счетчиков, первого 22 и второго 25 триггеров (i = 1 — 7).

Блок БМУ 15 работает следующим обра45 зом.

По сигналу "Запуск" триггер 17 переводится в состояние "1" и генерирует управляющий сигнал U1, - Одновременно с появлением 01 логическая "1" через эле50 мент ИЛИ 19 и элемент И 20 запускает счетчик 211, который определяет длительность управляющего сигнала 01: импульс переполнения счетчика 211 переводит в состояние "1" триггер 221, который, в свою.

55 очередь, осуществляет сброс триггера 17 в исходное состояние "0 - . Кроме того, логическая единица с выхода триггера 22> поступает на один из входов элемента И 231, разрешая подачу через второй его вход тактовых импульсов с ГТИ 16 на счетчик 241, 1734103

35

45

55 который определяет длительность паузы между управляющими сигналами 01 и 02.

Импульсом переполнения счетчика 24> переводится в состояние "1" триггер 25>, который генерирует управляющий сигнал 02, Аналогично работают другие ячейки Я 2 — 7, Например, с появлением на входе 1 ячейки

Я 2 управляющего сигнала 02 через элемент

202 запускается счетчик 212, который определяет длительность 02. Импульс переполнения счетчика 212 переводит в состояние

"1" триггер 22, который сбрасывает через выход 2 ячейки 2 триггер 252 в исходное состояние, в результате чего прекращается генерация 02. Одновременно триггер 222 через элемент И 232 запускает счетчик 24г, определяющий длительность паузы между

U2 и 03. Импульсом переполнения со счетчика 242 переводится в состояние "1" триггер 252, который генерирует сигнал 03 и т.д.

Управляющий сигнал 04 (см, фиг. 2.3) генерируется одновременно с началом генерации сигнала 05, для чего с выхода 3 ячейки

Я 3 на вход триггера 18, генерирующего 04, подается логическая единица. Сигнал 04 генерируется до момента окончания генерации сигнала 08, для чего Hà R-.âõîä триггера

18 подключен выход 2 ячейки Я 7, который предназначен для подачи на вход 4 ячейки

Я 6 импульса сброса, прекращающего генерацию управляющего сигнала U8.

После управляющих сигналов 01, 05, 06, 07, 09 следует всегда управляющий сигнал 02 (см. фиг. 2). Это обеспечивает ячейка

Я1 совместно с элементом ИЛИ 18. Путем подачи через элемент ИЛИ вышеназначенных сигналов (01, 05, 07, 09) на вход 1 ячейки Я1 производится последовательный запуск счетчиков 211 и 241, которые обеспечивают соответственно формирование паузы и управляющего сигнала 02.

Длительность паузы между управляющими сигналами 05 — 06, 06 — 07, U7 — 08, 08—

09 задают счетчики 244, 245, 246, 247 соответственно. Длительность управляющего сигнала 09 определяет счетчик 211.

Предлагаемое устройство можно реализовать на базе микропроцессорного комплекса БИС К1815 для конвейерных систем цифровой обработки сигналов. При этом реализация основных элементов может быть выполнена с помощью следующих БИС:

БПФ 6, 7; ОБПФ 11 — на базе К1815 ВФЗ;

УМК 8, 9 — на базе К1815 ВФЗ; СКЧ 15 — на базе К1815ВФЗ; УМ 4, 5, 12 — на базе К1815

ВФ1; НС 13 — на базе К1815 ВФ2.

Остальные блоки устройства достаточно просто реализуются на базе ИМС любой из серий, совместимых с ИМС К1815, например К133, К155, К583, К589, К1533.

Формула изобретения

Устройство для решения дифференциальных уравнений в частных производных, содержащее первый коммутатор, регистр, блок регистров, три умножителя, два блока быстрого преобразования Фурье, блок обратного преобразования Фурье, блок микропрограммного управления, два умножителя комплексных чисел, сумматор комплексных чисел, накапливающий сумматор, о т л и ч а ю щ е е с я тем, что, с целью повышения точности решения, оно содержит второй коммутатор, причем выходы с первой по четвертую групп блока регистров подключены соответственно к первым информационным входам групп второго умножителя, первого умножителя, второго умножителя комплексных чисел и первого умножителя комплексных чисел, выходы пятой группы блока регистров подключены к первым информационным входам группы накапливающего сумматора и к информационным входам первой группы первого коммутатора, выходы которого подключены соответственно к информационным входам регистра, выходы которого подключены к вторым информационным входам группы первого умножителя и к вторым информационным входам группы второго умножителя, выходы которого подключены соответственно к входам второго. блока быстрого преобразования Фурье, выходы первого умножителя подключены соответственно к входам первого блока быстрого преобразования Фурье, выходы первого и второго блоков быстрого преобразования Фурье подключены соответственно к вторым информационным входам групп первого и второго умножителей комплексных чисел, выходы которых подключены соответственно к первому и второму информационным входам группы сумматора комплексных чисел, выходы которого подключены соответственно к входам блока обратного преобразования Фурье, выходы которого подключены к информационным входам второй группы первого коммутатора и к первым информационным входам группы третьего умножителя, выходы которого подключены к вторым информационным входам группы накапливающего сумматора, выходы которого подключены к выходам результата устройства и к информационным входам третьей группы первого коммутатора, вход запуска устройства подключен к входу режима блока микропрограммного управления, первый выход которого подключен к первому управляющему входу первого коммутатора и к первому входу записи-считывания блока регистров, второй

1734103

20

50

55 выход блока микропрограммного управления подключен к входу записи-считывания регистра и к второму входу записи-считывания блока регистров, третий и четвертый выходы блока микропрограммного управле- 5 ния подключены соответственно к третьему входу записи-считывания блока регистров и к второму управляющему входу первого коммутатора, пятый выход блока микропрограммного управления подключен к чет- 10 вертому входу записи-считывания блока регистров и к первому управляющему входу второго коммутатора, выход которого подключен к вторым информационным входам группы третьего умножителя, шестой выход 15 блока микропрограммного управления подключен к пятому входу записи-считывания блока регистров и к второму управляющему входу второго коммутатора, седьмой выход блока микропрограммного управления подключен к шестому входу записи-считывания блока регистров и к третьему управляющему входу второго коммутатора, восьмой выход блока микропрограммного управления подключен к четвертому управляющему входу второго коммутатора и к седьмому входу записи-считывания блока регистров, выходы с первого по четвертый которого подключены соответственно к .информационным входам с первого по четвертый второго коммутатора, девятый выход. блока микропрограммного управления подключен к третьему управляющему входу первого коммутатора и к управляющему входу накапливающего сумматора.

1734103

ФиГ. 5

Составитель С. Поганышев

Редактор Л.Веселовская Техред М.Моргентал К РР Р Н.Король

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 л

Заказ 1671 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5