Устройство для разделения направлений передачи и приема

Устройство для разделения направлений передачи и приема

Иллюстрации

Показать все

Реферат

 

Изобретение относится к устройствам для разделения направлений передачи и приема и может быть использовано в телефонии . Цель - повышение помехоустойчивости - достигается за счет компенсации сигналов непрерывной подстройки своих параметров под изменяющиеся параметры канала связи в дуплексном режиме работы, 2 ил,

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 Н 04 В 1/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЪСТВУ

С ! ° !

Ы ф (Я

)О (21) 4772225/09 (22) 21.12,89 (46) 15.05.92, Бюл, N 18 (71) Новосибирский электротехнический институт связи им. Н.Д.Псурцева, Научно-исследовательский институт спецтехники и

Рязанский радиозавод (72) В.Б,Малинкин, В.В.Лебедянцев, С.В.Бондин, А.А.Юрченко, А.А.Бучко, А.Я. Кондрашов, А.Н. Руба йлов и М.Д. Ривлин (53) 621,395.44 (088.8) (56) Авторское свидетельство СССР

N 1133675, кл, Н 04 В 5/14, 1980.

Изобретение относится к области электросвязи, преимущественно к передаче речевых сообщений.

Известны устройства разделения направлений, конструктивно выполненные в виде эквивалентной мостовой схемы, где в одну диагональ моста включен передатчик, а в другую диагональ включено приемное устройство, Принцип действия таких систем основан на возможности организации дуплексной связи при идеально сбалансированных сопротивлениях плеч мостовой схемы. Однако, из-за разброса параметров коммутируемых каналов не удается полностью сбалансировать мостовую схему, поэтому сигналы собственного передатчика проникают в приемное устройство, существенно снижая качество работы последнего, например, увеличивая вероятность ошибочного приема единичного элемента.

Наиболее близкой по технической сущности является цифровая дифсистема, включающая в себя последовательно соеди. Ы» 1734220 А1 (54) УСТРОЙСТВО ДЛЯ РАЗДЕЛЕНИЯ НА.ПРАВЛЕНИЙ ПЕРЕДАЧИ (57) Изобретение относится к устройствам для разделения направлений передачи и приема и может быть использовано в телефонии. Цель — повышение помехоустойчивости — достигается за счет компенсации сигналов непрерывной подстройки своих параметров под изменяющиеся параметры канала связи в дуплексном режиме работы, 2 ил., ненные входной блок, коммутатор, первый цифроаналоговый преобразователь, аналого-цифровой преобразователь, первый блок памяти, вычитатель, вторым входом соединенный с выходом аналого-цифрового преобразователя, сумматор, второй блок памяти, выходом соединенный с вторым входом сумматора, а также второй ЦАП, формирователь адреса и генератор;

Речевой сигнал является случайной функцией, поэтому цифровая дифсистема должна постоянно адаптироваться к различным параметрам речевого сигнала и канала связи, Данное же устройство не обладает возможностью постоянно подстраиваться к параметрам канала связи при изменении характеристик передаваемого сигнала, Результатом этого является низкая достоверность принимаемых сигналов, приходящих из канала связи из-за недостаточной компенсации сигналов своего передатчика в тракте приема, 1734220

Целью изобретения является повышение помехоустойчивости принимаемых речевых сигналов, Поставленная цель достигается тем, что в адаптивную цифровую дифсистему, содер- 5 жащую последовательно соединенные первый цифроаналоговый преобразователь, аналого-цифрвоой преобразователь и блок памяти, а также входной блок, вычитатель, вторым входом соединенный с первым вхо- 10 дом блока памяти, сумматор, второй цифроаналоговый преобразователь, коммутатор и генератор, первым выходом соединенный соответственно с вторым входом входного блока аналого-цифрового преобразователя, 15 вторым входом блока памяти, третий вход которого объединен с входом первого цифроаналогового преобразователя введены последовательно соединенные триггер. счетчик, элемент И, а также детектор, эле- 20 мент запрета, первый и второй буферный регистры, при этом второй выход аналогоцифрового преобразователя соединен с обнуляющим входом триггера, второй тактовый вход которого соединен с первым 25 выходом генератора, а информационный вход триггера соединен с выходом сумматора, при этом выход вычитателя соединен одновременно через второй буферный регистр по входу второго цифроаналогового 30 преобразователя, и через детектор — к входу сумматора. на второй вход которого подано пороговое значение Nnpp, при этом второй вход второго буферного регистра соединен с первым выходом генератора, третий вы- 35 ход которого через элемент запрета соединен с вторым входом счетчика, выход которого соединен с вторым входом элемента запрета, выход коммутатора соединен с четвертым входом блока памяти, 40 выход которого через первый буферный регистр соединен с первым входом вычитателя, второй выход генератора соединен с вторыми входами первого буферного регистра, коммутатора, и элемента И соответст- 45 венно, выход входного блока соединен с входом первого цифроаналогового преобразователя, выход которого соединен с линией передачи, а входом и выходом устройства являются вход входного блока и 50 выход второго цифроаналогового преобразователя, при этом выход элемента И соединен с третьим входом коммутатора, первый вход которого соединен с первым выходом генератора, На фиг, 1 представлена структурная схема предлагаемого устройства, состоящая из входного блока 1, коммутатора 2, первого 3 и второго 10 цифроаналоговых преобразователей, аналого-цифрового преобразователя 4, блока памяти 5, генератора

6, вычитателя 7, сумматора 8, первого 9 и второго 16 буферных регистров, детектора

11, триггера 12, счетчика 13, элемента запрета 14, элемента И 15, На фиг. 2 изображены эпюры напряжений в разных точках устройства, иллюстрирующие его работу.

Адаптивная цифровая дифсистема содержит последовательно соединенные входной блок 1, первый цифроаналоговый преобразователь 3, выходом соединенный с входом двухпроводного канала связи, аналого-цифровой преобразователь 4, блок памяти 5, первый буферный регистр 9, вычитатель 7, детектор 11, сумматор 8, триггер 12, счетчик 13, элемент И 15, коммутатор

2, последовательно соединенные генератор

6 и элемент запрета 14, последовательно соединенные второй 16 буферный регистр и второй 10 цифроаналоговый преобразователь. при этом первый выход генератора 6 соединен с вторыми входами входного блока 1, аналого-цифрового преобразователя 4, коммутатора 2, второго 16 буферного регистра, триггера 12, соответственно, второй выход генератора 6 соединен соответственно с вторым входом первого буферного регистра 9, третьим входом коммутатора 2, вторым входом элемента И 15, первый вход которого объединен с вторым входом элемента запрета 14. выход которого соединен с вторым входом счетчика 13, первый и второй выходы аналого-цифрового преобразователя 4 соединены соответственно с обнуляющим входом триггера 12, и входом вычитателя 7, выход которого соединен с входом второго 16 буферного регистра, а выход входного 1 блока соединен с третьим входом блока памяти 5, Предлагаемое устройство работает следующим образом.

Сразу после включения питания все имеющиеся блоки обнуляются (блоки 5, 9, 16, 12, 13). Устройство готово к работе, Обнуление перечисленных выше блоков осуществляется по установочному R входу (на фиг, 1 не показано). При передаче речевых сообщений сигналы обоих направлений появляются либо попеременно (режим диалога), либо одновременно. Покажем каким образом передаются сигналы с входа 1 направления в линию связи (канал связи) и как в то же время производится обучение устройства под параметры канала связи и компенсация сигналов 1 направления в тракте приема. Пусть в первый момент времени t> появился сигнал U(t>) на входе 1 направления (входе входного 1 блока).

1734220

На фиг. 2 показаны эпюры напряжений в различных точках устройства. При этом временной интервал между t и ti+1 моментами времени разбит для лучшего понимания на 4 отрезка, которые обозначены на фиг. 2 как ti, ti, tii и ti+1.

Сигнал 0(с) во входном 1 блоке превращается в квантованный по амплитуде и во времени сигнал U;(K> At), Здесь и далее Ка означает дискретный момент времени, Далее цифровые отсчеты 0;(К ) преобразуются первым 3 ЦАП в аналоговую величину и подаются в линию в сторону противоположной станции.

Сигнал на выходе передатчика в зависимости от параметров канала связи искажается, Дискретные отсчеты сигнала Ui(K At) о казы ва ются преобразован ными (свернутыми) по следующему закону.

0 (К4) = Ui(Ki Дт)* Vi(Ki Дс), (1) где V (Ki At) — отсчеты импульсной реакции подключенного канала связи, символ *- означает операцию свертки, Ui(kt) — отсчеты передаваемого сигнала в линии связи.

Сигналы Ui(t) далее преобразуются в аналого-цифровом преобразователе 4 в квантованный по амплитуде и во времени сигнал gi (К At) аналогично преобразованием во входном 1 блоке.

Весь процесс компенсации сигналов своего передатчика в тракте приема и преобразования под новые условия разбит на два этапа, На первом этапе производится обнаружение сигналов противоположной стороны. Если сигналы противоположной стороны присутствуют, то происходит блокировка механизма переобучения устройства под новые условия передачи. Если же сигналы противоположной стороны отсутствуют, то производится переобучение устройства под новые условия передачи. При работе на первом этапе участвуют следующие узлы: первая область памяти блока памяти 5, буферный регистр 9, вычитатель 7, детектор 11, сумматор 8, триггер 12, счетчик

13, элемент запрета 14, элемент И 15, коммутатор 2.

При работе на втором этапе участвуют перечисленные узлы, кроме первой области памяти блока памяти 5. На втором этапе работы участвует вторая область памяти блока памяти 5. Кроме того, задействованы буферный регистр 16, и второй ЦАП 10.

Рассмотрим данные процессы более подробно.

Квантованный по амплитуде и во времени передаваемый сигнал 0 (КЛ t) является одновременно адресом для первого 6 блока памяти. К примеру, пусть в первый момент

5 времени на вход входного 1 блока поступает сигнал 0 (t1). который во входном 1 блоке преобразуется в первый разрешенный уровень 0 (К1 At), Данный сигнал преобразуется первым 3 цифроаналоговым преобразо10 вателем (ЦАП) в сигнал U (t), который передается в сторону противоположной станции и одновременно в АЦП 4 преобразуется и дискретный во времени и амплитуде сигнал

91(К1 A с) (см.фиг. 2 "д"), При этом наблюда15 ется связь между работой входного 1 блока, работой первого 3 ЦАП и работой АЦП 4, U > (К At) - U1 (K At) g > (KA )

02 (K At) 02 (K At) 92 (KA t)

U> (K At) - U> (К At) — g, (KA t)

Одновременно с появлением цифрового отсчета на информационном выходе АЦП

25 4, на управляющем выходе последнего появляется короткий строб-импульс (фиг, 2

"в"), Как уже было сказано выше, вся область памяти первого 5 блока памяти разбита на две одинаковые половины: первую и

30 вторую, Обращение к первой или второй области памяти осуществляется по сигналу с первого выхода. генератора 6 (фиг, 2 "б").

Так.с момента времени t> до ti, когда с выхода генератора поступает логический

35 нуль, производится обращение к первой об./ ласти памяти, а с момента времени У1 до тг работает вторая область памяти. Аналогично протекают процессы на других временных интервалах. Так.,с момента тг до

rI

40 работает первая область памяти, а с tz до з работает вторая область памяти и т.д.

При обращении к первой области памяти всегда следующий порядок работы: вначале считывается прежнее содержимое

45 ячейки памяти с указанным адресом, а затем.по тому же адресу записывается новый отсчет сигнала с выхода АЦП 4. Считанный сигнал из первой или второй области памяти по сигналу со второго выхода генератора

50 6 записывается в первом буферном регистре 9, При обращении ко второй области памяти блока памяти 5 считывание и запись новой информации зависит от сигнала управления с выхода элемента И 15. Управле55 ние записью/считыванием в каждой области памяти производится сигналом с выхода коммутатора 2. Сигналом управления коммутатора 2 является сигнал с первого выхода генератора 6 (фиг. 2 "б"). Как

1734220

t1, tz, тз", tn" производится запись в триггер

12 выходного сигнала сумматора 8 по информационному входу. Так,в момент t1тригrep 12 обнуляется, а в момент t1" в триггер

5 12 записывается логическая единица с выхода сумматора 8. В момент 12 триггер 12 вновь обнуляется, а в т2 вновь за писы вается единица и т.д. Если на выходе сумматора 8 в момент времени будет логический нуль, 10 то триггер 2 остается в нулевом состоянии до следующего (i+1) цикла работы. Выходной сигнал триггера 12 показан на фиг, 2

"ж". Сигналом с выхода триггера 12 принудительно обнуляется счетчик 13 по R входу.

15 Тактовые импульсы с третьего выхода генератора 6 поступают на первый вход элемента запрета 14. Так как счетчик 13 обнуляется, то на его выходе будет логический нуль, который разрешает проходить

20 тактовым импульсам через элемент 14 запрета на вход счетчика 13, Если на выходе счетчика 13 будет логическая единица, то данный сигнал блокирует работу элемента запрета 14 и тем самым сосгояние счетчика

25 13 остается в таком положении до прихода очередного обнуляющего импульса с выхода триггера 12. Счетчик 13 и элемент запрета 14 являются своеобразным таймером, время срабатывания которого можно регу30 лировать с помощью частоты с третьего выхода генератора 6, Если время срабатывания счетчика 13 меньше периода следования импульсов с выхода триггера 12, то на выходе счетчика 13 постоянно буде

35 логический нуль, тем самым блокируется работа элемента И 15, Следовательно, с момента t1 до t4 элемент И 15 закрыт и из второй области памяти блока памяти 5 постоянно считываются нули независимо от

40 номера ячейки памяти, видно из фиг..2 "б „ с момента времени t1 до т1" через коммутатор 2 проходит сигнал управления со второго выхода генератора 6. С момента t1" до t2 на вход блока 5 памяти коммутируется сигнал с выхода элемента И

15, При таком порядке работы коммутатора

2 при обращении к первой области памяти блока 5 памяти всегда производится вначале считывание по заданному адресу, а затем запись по тому же адресу, Так„считывание в первой области памяти производится в мог / менты времени t1-т1, tz-tz „.„tn-tn а запись нового сигнала по тому же адресу произво- .

/ „ / l i //

ДИтСЯ В МОМЕНТЫ t1-t1, t2-С2, tn -tn, Пусть в момент t1 на выходе АЦП 4 появился отсчет g1 (К1 At) (фиг. 2 "д"), который одновременно поступает на выход вычитателя 7 и вход блока памяти 5. Так как блок 5 памяти вначале сеанса был обнулен,.то по адресу 01(к At) с выхода входного блока из блока памяти 5 с момента ц о t1 считывается нуль, который в момент t1 записывается в первый буферный регистр 9. Из сигнала

g1 (K1 At) в вычитателе 7 вычитается сигнал с выхода первого 9 буферного регистра, Результат вычитания, равный g1 (к1 At), поступает на вход детектора 11, который все положительные отсчеты сигнала пропускает без изменения, а все отсчеты, имеющие отрицательный знак. превращает в положительные.

Таким образом, на выходе детектора 11 входные сигналы +р (КЛt) проходят без изменения, а входные сигналы -g1 (K At) превращаются в сигналы +9 (KAt). Таким образом, сигналы на выходе детектора 11 имеют все положительные знаки, В сумматоре 8 производится сравнение двух сигналов: сигнала с выхода детектора 11 и порогового значения Млдр, Если величина сигнала /9 (K At)/ меньше порогового значения, то на выходе сумматора 8 логический нуль. Если же величина сигнала /g (К At)/ больше порогового значения, то на выходе сумматора 8 будет логическая единица.

Так как первоначально блок памяти 5 был обнулен, то с момента t1 до t4, когда производится обучение первой области памяти блока 5 памяти под параметры канала связи (перебор всех возможных двоичных цифровых комбинаций),на выходе сумматора 8 будет всегда логическая единица.

Триггер 12 работает следующим образом.

Вначале цикла работы (моменты t1, tz, tz,...Л/) с появлением нового отсчета д (К At) на выходе АЦП 4, производится обнуление триггера 12 строб-импульсом с управляющего выхода АЦП 4 (фиг. 2 "в"). В моменты

B мбмент времени t1 на выходе вычитателя 7 появляется отсчет g1(к1 At), который сигналом с выхода генератора (момент вре45 мени tj ) переписывается so вторую буферную память 16, Аналогично отсчет дела и с другими отсчетами сигнала при работе второй области памяти блока памяти 5. Так,.в

/// момент времени tz во второй буферный

50 регистр 16 записывается g2 (K2 At),а в тз"— сигнал 9з(Кз Ж). Данные сигналы превращаются вторым ЦАП 10 в аналоговую величину и выдаются потребителю, Таким образом, при первоначальном обучении устройства

55 (обучение первой области памяти блока памяти 5) возникают так называемые эхо-сигналы, которые на следующих тактовых интервалах компенсируются, 1734220

Пусть в момент t4 на выходе входного 1 блока появляется сигнал 01 (К4 Л1), который пройдя 3 ЦАП, АЦП 4, превращается в сигнал g1 (K4 At), Из первой области памяти блока памяти 5 по адресу U1(K At) выводится прежнее содержимое g1(K1 At) и в момент t4 переписывается в буферный регистр 9. В вычитателе 7 производится вычитание двух сигналов: из сигнала g1 (К4 At) вычитается сигнал g1(QAt). Данные сигналы по существу являются откликами канала связи на одинаковую цифровую комбинацию U1 (К At), но взятые в два соседних момента времени.

Результат вычитания будет равен, N1(K4 At) = g1(К4 At) — g1(К1 At) = О, (2)

По закону относительности N1 (К4 At) =

=0, так как параметры канала связи мало изменяются на соседних тактовых интервалах.

Следовательно, в момент 14 на выходе сумматора.8 будет логический нуль, который в 14 переписывается в триггер 12. Обнуле / ние счетчика 13 в момент t4 не происходит.

Спустя некоторый промежуток времени t выдержки (см. фиг, 2 "е") счетчик 13 достигает максимально-возможного значения и на его выходе появится логическая единица.

Данный выходной сигнал счетчика 13 закрывает элемент запрета 14 и открывает элемент И 15. Тактовые импульсы со второlg го выхода генератора 6 с момента 14 до t5 (см. фиг. 2 "а" и фиг. 2 "и") проходит элемент

И 15, коммутатор 2 и поступают на управляющий вход режима считывание/запись блока памяти 5 (фиг. 2 "к"). Следовательно, с момента t4 до t5 режим работы второй об. ласти памяти полностью соответствует режиму работы первой области памяти, вначале по адресу 01 (К At) производится считывание прежнего содержимого, т.е, нуля, а затем запись нового отсчета g1 (К4 At) по тому же адресу. Таким образом, из первой области памяти вначале считывается по адресу 01 (К At) сигнал g1 (К1 At), а затем записывается сигнал g1 (К4 At), а из второй области памяти по тому же адресу вначале считывается нуль, а затем записывается g1 (K4 Ж). Первая область памяти блока 5 в совокупности с вычитателем 7, детектором

11, сумматором 8, триггером 12, счетчиком

13, элементом запрета 14 и элементом И 15 является своеобразным выделителем отсутствия сигналов противоположной стороны.

При отсутствии сигналов противоположной стороны при работе первой области памяти на выходе вычитателя 7 наблюдается сигнал, близкий к нулевому, а в случае присутствия сигналов противоположной стороны на выходе вычитателя 7 будет разность двух значений принимаемого сигнала на соседних тактовых интервалах. В случае отсутствия принимаемого сигнала производится принудительное переобучение второй обла5 сти памяти: запись значений счетчика канала связи на соответствующую цифровую комбинацию, поступающую на вход первого

3 ЦАП, В случае присутствия сигналов противоположной стороны запись счетчика ка10 нала связи во вторую область памяти блокируется и производится только считывание информации из второй области памяти блока памяти 5. Пусть в момент t5 на выходе входного 1 блока вновь появился

15 отсчет 01(К5Лт), Пусть из канала связи в это время поступает сигнал y(t5), На выходе АЦП

4 наблюдаем сумму двух сигналов g1(К5 At)+

+ у1 (К5 At).

Из первой области памяти блока памяти

20 5 по адресу 01 (К At) выводится прежнее содержимое g1(К4 At). На выходе вычитателя

7 будет сигнал, равный

N1 (K5 Лт) = g1 (K5 т4 + y1(K5At )25

- g1 (К4 At) = y1 (К5 At) (3)

В первую область блока памяти по адресу U1 (КЛ t) записывается g1 (Кбайт) + у1 (К5

At). Так значение п1 (К5 At) 0, то данный сигнал, пройдя детектор 11, сумматор 8 приA водит к срабатыванию в момент т5 триггера

12, который принудительно обнуляет счетчик 13. Блокируется элемент И 15 и вторая область памяти 5 на данном цикле работы будет только считывать информацию из ячейки памяти с адресом U1 (K At), В результате, при работе второй области памяти на выходе вычитателя 7 будет -1 (K5A t) = g1 (К5 At) + у1 (К5 At)

40 — g1 (К4 At ) = у1 (K5 At) (4)

Если на выходе входного 1 блока появляются в 6 цикле работы сигналы U2 (Ká At) или 0з (Кб At), то процесс работы не будет

45 отличаться от описанного выше.

Пусть на выходе входного блока 1 в 6 цикле работы вновь появляется отсчет, равный U1(K6At), а в это время из канала связи поступает сигнал у (t6).

На выходе АЦП 4 будет сумма двух сигналов

g1 (K6A t) + у2 (Кб At).

При работе первой области памяти блока памяти 5 будет сигнал

М1 (Кб Лт) = g1 (K6 At) + у1 (Кб At)g1 (K> At) -у (Кб At) = у2 (Кб At) — у1 (K5A t) (5) 12

1734220

B этом случае значение М (Кб At) = О. Следовательно„элемент И 15 останется закрытым, а в первую область памяти по адресу

U< (KAt) записывается значение g< (Кбайт) +

+yz (Kg At). При работе второй области памяти на выходе вычитателя 7 будет иметь

Lt (Ке At) = g1 (KaA t) + у2 (Кб At)—

- g (K4At) = у2 (К6 At) (6)

Справедливость формул (3-6) объясняется по закону относительности, т.е.

g< (K> At) =g< (K4 At) =1 (К5 At) =

=g> (KI At) (7)

Аналогично протекают процессы на других циклах работы устройства. Значение L(K At) далее в t;+< момент времени записывается в буферный регистр 16. превращающее вторым 10 ЦАП в аналоговую величину и выдаются потребителю. Так значение L< (Кь At) =

= y> (KsAt) записывается в буферный регистр

16 по сигналу с первого входа генератора с началом 6 цикла работы. Значение Lz (Кв At)=

= yz (Ке At) фиксируется в начале 7 цикла работы и т.д, Таким образом, в одной полосе частот произведено разделение двух направлений передачи и адаптация к параметрам канала связи, Формула изобретения

Устройство для разделения направлений передачи и приема, содержащее входной блок, последовательно соединенные первый цифроаналоговый преобразователь, аналого-цифровой преобразователь и блок памяти, а также вычитатель, первый вход которого соединен с первым выходом аналого-цифрового преобразователя, сумматор, второй цифроаналоговый преобразователь, коммутатор и генератор, первый выход которого подключен к синхронизирующим входам входного блока, аналого-цифрового преобразователя и блока памяти, 5 второй вход которого объединен с входом первого цифроаналогового преобразователя, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости, введены детектор, элемент запрета, первый и второй

10 буферные регистры и последовательно соединенные триггер, счетчик, элемент И, второй вход которого объединен с управляющим входом коммутатора и синхронизирующим входом первого буферного

15 регистра и подключен к второму входу генератора, к первому выходу которого подключены первый вход коммутатора, синхронизирующий вход второго буферного регистра и первый входтриггера. к второ20 му входу которого подключен второй выход аналого-цифрового преобразователя, выход входного блока соединен с вторым входом блока памяти, к третьему входу которого подключен выход коммутатора, второй вход

25 которого соединен с выходом элемента И, первый вход которого объединен с первым входом элемента запрета, выход которого подключен к второму входу счетчика, а второй вход элемента запрета соединен с

30 третьим выходом генератора; причем выход блока памяти через первый буферный регистр подключен к второму входу вычитателя, выход которо о через второй буферный регистр подключен к входу второго цифроа35 налогового преобразователя и через детектор подключен к первому входу сумматора, второй вход которого подключен к шине порогового напряжения, а выход сумматора соединен с третьим входом триггера.

-,, ъ М 4 ц ц « к °

М г

Я

-3I

И э ф

«3