Устройство для вычисления гиперболических функций у = @ и у = с @

Устройство для вычисления гиперболических функций у = @ и у = с @

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к устройствам для выполнения математи-ческих операций в двоичном представлении , и может быть применено в качестве спецпроцессора в комплексе с .вычислительной машиной для оперативного вычисления гиперболических функций у shx и z. chx. Цель изобретения - повышение точности вычислений функций. Работу устройства можно описать, исходя из того, что для функций у chx, z chx справедливы следующие соотношения y(i) . .. j 0 1 ное устройство позволяет вычислить Функции у shx, z chx для двоичного разрядного аргумента за один такт работы схемы с требуемой точностью. Применение его возможно при решении самого широкого круга задач, связанных с моделированием, решением задач в реальном масштабе времени, требующих высокую точность и быстродействие . 3 ил. z(j)x(i - j); z(i) y(j)x(i - j). Предложен9 IB

agi (и) А1,(рц П 06 F 7/548

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ.. Н Aa1OPGKONIV СВИЦВТВ\ЬСТВУ содержит и блоков вычисления итерации и блок 1иихронизации.- Каждый блок вычисления итерации содержит входные регистры и сумматоры-вычита-. тели. Блок синхронизации содержит триггер, генератор импульсов, элемент

И, счетчик и элемент ИЛИ-HE.

Недостатком этого устройства является низкое быстродействие из-за последовательного принципа его работы.

Наиболее близким к предлагаемому является матричный вычислитель гиперболических функций, содержащий сумматоры-матрицы, вычитатель, для

1 (21) 4848087/24 (22) 09.07.90 (46) 23.05.92. Бюл. 19 (71} Институт проблем моделирования в энергетике АН УССР . (72) A.H. Давыденко, В.В. Литвиненко, В.В. Иохор, К.И. Оленич и А.И. Труш (53) 681.325 (088.8) (56) Авторское свидетельство СССР

И 1026141, кл. С 06 F 7/54P., 1983.

Авторское свидетельство СССР 1149551 кл. C 06 F 7/548, 1985 (54).УСТРОЙСТВО PllH ВИЧИСЛЕНИЯ ГИПЕРБОЛИЧЕСКИХ ФУНКЦИЙ 7 = SkIX. И 2 = СНХ (57) Изобретение относится к вычислительной технике, в частности к устройствам для выполнения математи ческих операций в двоичном представлении, и может быть применено в качестве спецпроцессора в комплексе с вычислительной машиной для оперативИзобретение относится к цифровым вычислительным машинам, в частности к устройствам для выполнения математических операций в двоичном представлении, и может быть использовано в любой отрасли народного хозяйства, где необходима реализация вычислительного процесса в реальном масштабе времени, например для исследования быстроизменяющихся процессов, протекающих в сложных динамических . объектах.

Известно устройство для вычисления гиперболических функций. Устройство характеризуется тем, что оно

2 ного вычисления гиперболических функций у shx u z chx. Цель иэобрежения - повышение точности вычислений функций. Работу устройства можно описать, исходя из того, что для . функций у chx, . z = chx справедливы следующие соотношения у(i)

° ((. -«" - z(j)x(i — j); z(i) =о

1 °

=;Я y(j)x(i — j) . Предложен (1 †.1) .1=о ное устройство позволяет вычислить функции у = shx, z = chx для двоичного разрядного аргумента за один такт работы схемы с требуемой точностью.

Применение его возможно при решении самого широкого круга задач, связанных с моделированием, решением задач в реальном масштабе времени,. требующих высокую точность и быстродействие. 3 .ил.

3 1 7 формирователей начальных значений, сумматор.

Недостатком известного устройства является низкая точность вычислений, обусловленная реализацией в нем приближенного способа представления аргумента.

Цель изобретения — повышение точности вычисления функций.

В устройство, содержащее два комбинационных сумматора, дополнительно введены и-1 коммутатор, 2п-4 группы блоков частичной суммы, первые управляющие входы коммутаторов являются входом первого разряда кодовой комбинации, вторые управляющие входы 1,2,...,(n-1)-го коммутаторов являются входами соответственно

1,2,...,(n-1) -ro разряда кодовой комбинации, на информационные входы

1,2,...,(n-1) -ro коммутаторов поданы двоичные константы, соответственI п-1, но равные 1/2, 2/3,...,, выход и первого коммутатора соединен с входами разрядной дискреты блоков частичной суммы первой группы, содержащей из (n-2)-х элементов, входы частичной суммы 1,?,..., (n-2) -го блоков частичной суммы первой группы являются соответственно входами 3,4,...,n-го -; разряда кодовой комбинации, на информационные входы k-x блоков частичной суммы 1 и (1 + n - 2)-й группы подаk ны константы, равные „,где

1<+1+ 1 и - число разрядов входного аргумента; изменяется от 1 до п-2, k - от

1 до п-1-1, управляющие. входы k-x блоков частичной суммы 1 и (1 + n—

2)-й групп являются входами k-го разряда кодовой комбинации, выходы

2,3,...,(п-1)-го коммутаторов соединены соответственно с входами частичной суммы 1,2,...,(n-2)-го блоков частичной суммы (n-1)-й группы, входы разрядной.дискреты данных блоков являются входом второго разряда кодовой комбинации, выход первого бло ка частичной суммы S-й группы, S изменяется от 1 до п-3, подан на вход (S+3)-й разрядной дискреты первого комбинационного сумматора со сдвигом на S+2 разряда вправо и одновременно соединен с входами раз" " рядной дискреты блоков частичной суммы (S + n — 1)-й группы, выход )-го блока частичной суммы S-й группы соединен с входом частичной суммь1

35845 4

45 ройстеа для вычисленця гиперболических. функций у = shx, z = ehz; на фиг,2 " блок-схема блока частичной суммы, на фиг.3 - схема коммутатора.

Устройство (фиг.1) содержит комму.

;таторы 1(1), 1(2),...,1(i), (i=n-1),, блоки 2 (1. 1), 2 (1;2),..., 2 (m. 1) вычисления частичной суммы (m 2n-4), . комбинационные сумматоры. 3(1)., 3(2).

1О

35 (j-1)-го блока частичной суммы (S+

+1)-"группы,,изменяется от 2 до п-S-1, выход первого блока частичной суммы и-2-й группы подан на вход (n+1)-й разрядной дискреты первого сумматора со сдвигом íà и разрядов, выход первого блока частичной суммы (S + и — 2)-й группы подан на вход (S + 3)-й разрядной дискреты второго сумматора со сдвигом íà S+2 разряда вправо и одновременно соединен с входами разрядной дискреты блоков частичной суммы (Я+1)-й группы, вы- ход j-го блока частичной суммы (S +

+ и — 2)-й группы соединен с входом частичной суммы (j-1)-ro блока частичной суммы (S + п — 1)-й группы, выход первого блока частичной суммы (2n-4)-й группы подан на вход (n+1)-й разрядной дискреты второго сумматора со сдвигом на п разрядов вправо, на входы первой разрядной дискреты первого и второй разрядной дискреты второго комбинационных cvMMBTopoB подан код нуля, входы второй, третьей разрядных дискрет первого комбинационного сумматора являются входами соответственно 1,2-го разрядов кодовой комбинации со сдвигом соответственно на 1,2 разряда, на вход первой разрядной. дискреты второго комбинационного сумматора подан код единицы, блок частичной суммы содержит коммутатор с одним управляющим входом, умножитель, сумматор, управляющий вход коммутатора с одним управляющим входом является управляющим входом блока частичной суммы, информационный вход соединен с входом разрядной дискреты блока частичной суммы, выход коммутатора с одним управляющим входом соединен с первым входом умножителя, второй вход которого является информационным входом блока частичной суммы, выход умножителя соединен с первым входом сумматора, второй вход которого является входом частичной; суммы блока частичной суммы, вход сумматора явля:= ется выходом блока частичной суммы.

На фиг.1 показана блок-схема устgz„= 0,3 ° 10, предлагаемого

gy 0,23-10 г 0,16 "10 .

Работа устройства описывается исходя иэ того, что для функций у =

= shx u z = chx справедливы соотно шения!

Точность вычислений в предлагаемом устройстве в два раза выше.

5 1735845

Блок вычисления частичной суммы ° Точное значение Функции у =(Фиг.2) содержит коммутатор 4 с од- = 0,9437024, z 1,3749815. Относиним управляющим входом, умножитель 5, тельная погрешность известного уст" сумматор 6. Все элементы схем ройства равна (Фиг.1 и 2) могут быть реализованы на любых известных стандартных логи- у 0,65 10- ; ческих элементах.

Коммутатор может быть, например, реализован по схеме, где показаны двухвходовые схемы И 7(1), 7(2),..., 7(j) (1=п+1) (Фиг.3) °

y(i) ) —; 1 z(j)x(i-j);

)"-о с i

1-t

z(i) -+ )- V())x(i-j) о при y(0)=0ó z(0)=t ó i=t,2 у ° ° o n где x(i) — разряды аргумента;

y(i) и z(i) — разряды результата

Проведем анализ точности вычислений на известном примере (х = 0,841) для функции у = shx у (1) - г (0)х (1) =1; у(2) = z(0)x(2) + 1/2z(1)x(1)=1; у (3) = z (0) х (3) + 2 /Çz (1) х (2 ) +

+ 1/Зг(2)х(1)=0,16666667; у(4) =. z(0)x(4) + 3/4г(1)х(3) +

+ 1/2z(2)x(2) + 1/4z(3)x(1)=

1,5; у(5) z(0)x(5) + 4/5z(1)x(4) +

+ 3/5г(2)х(3) + 2/5г(3)х(2)+

+ 1,5z(4)x(1) = 1,508333; у(6) 0,7083333;

У(7) = 1,5835817;

У(8) = 1,6263393;, у = 0,941511.

Йпя Функции г = chx: . г(1) у(0)х(1) 0; г(2) у(0)х(2) + 1/2y(1)x(1)

0,5;

z(3) у(0)х(3) + 2/Çy(1)x(2) +

+ 1/Зу(2)х(1) = 1, z(4) y(0)x(4) + 3/4у(1)х(3) +

+ 1/2у(2)х(2) + 1/4у(3)х(1)

0,541666; г(5) у(0)х(5) + 4/5y(1)x(4) +

+ 3/5y(2)x(3)+2/5у(3)х(2) +

+ 1/5у(4)х(1) = 1,166666; г (6) 2,2513889; г (7) = 1, 341666 ° г (8) 1,2291915; г 1,3727738.

30

Рассмотрим работу устройства на примере расчета Функций у = shx, z сЬх. Ограничимся четырьмя. разрядами (n=4) . Иантиса аргумента

x"2" = 0,1101 подается поразрядно на соответствующие. шины входной кодовой комбинации 1,2,3,4. Первый разряд, равный 1, поступает на первые управляющие входы 1,2,3-го коммутаторов, на вторые управляющие входы которых поступают соответственно

1,7,3-й разряды кодовой комбинации, равные 1,1,О. Первый, второй коммутаторы открываются, а третий остается в закрытом состоянии, на их выходах соответственно устанавливаются коды

0.1000, 0.1010, 0,0000.

С выхода первого коммутатора код

0.1000 поступает на вход третьей разрядной дискреты второго комбинационного сумматора со сдвигом на два разряда 0,0010 и одновременно подает ся на входы разрядной дискреты блоков частичной суммы первой группы, На информационный вход первого блока частичной суммы подана двоичная константа 0.0101,. на вход частичной

15 суммы поступает третий разряд входной кодовой комбинации, равный О, на управляющий вход - первый разряд кодовой комбинации, равный 1. На выходе первого блока частичной суммы щ первой группы устанавливается код

0.0010. На информационный вход второго блока частичной суммы первой группы подана константа 0.1000..

На вход частичной суммы поступает

55 четвертый разряд Входной KQAoeo ком» бинации, равный 1, на управляющий вход - второй разряд равный 1. На выходе второго блока частичной суммы ,первой группы образуется результат

7 17

1.0 100. На информационный вход первого блока частичной суммы третьей группы подана константа 0.0101, на вход частичной суммы поступает код с выхода второго коммутатора, на вход разрядной дискреты поступает второй разряд выходной кодовой комбинации, равный 1, на управляющий .вход - первый разряд входной кодо.вой,комбинации, равный 1. На выходе данного блока частичной суммы вырабатывается результат, равный 0.1111.

На информационный вход второго блока частичной суммы третьей группы подана константа 0.1000. На вход частичной суммы поступает результат с третьего коммутатора, на управляющий вход и вход разрядной дискреты - второй разряд входной кодовой;комбинации. На выходе блока образуется результат, равный 0.1000.

С выхода первого блока частичной суммы первой группы результат. посту-пает на вход четвертой разрядной диск реты первого комбинационного сумматора со сдвигом на три разряда

0.0000081 и одновременно поступает на вход разрядной дискреты первого блока частичной суммы четвертой группы. На информационный вход последнего подана константа 0.0100..На управляющий вход поступает первый разряд входной кодовой комбинации, на вход частичной суммы - результат с выхода второго блока частичной суммы третьей группы, соответственно, на выходе первого блока частичной суммы четвертой группы образуется результат, равный 0.10000, поступающий далее со сдвигом на четыре разряда на вход пятой разрядной дискреты второго комбинационного сумматора..

Результат с выхода первого блока частичной суммы поступает со сдвигом на три разряда 0 ° 0001111 на вход четвертой разрядной дискреты второго комбинационного сумматора и одновре" енно на вход разрядной дискреты первого блока частичной суммы второй группы. На входы последнего также поступает: на управляющий - первый разряд входной комбинации, равный 1,0, на инФормационный - константа 0.0100, частичной суммы - результат с выхода второго блока частичной суммы первой группы. На выходе первого блока частичной суммы второй группы образуется результат 1.0111, поступающий

35845 8 на вход пятой разрядной дискреты первого комбинационного сумматора со сдвигом на четыре разряда 0,00010111.

На входы разрядных дискрет первого комбинационного сумматора также поступают . первой - код нуля, второй первый разряд входной кодовой комбинации со сдвигом на один разряд 0,1, 10 третьей - второй разряд входной кодовой комбинации со сдвигом на два

Разряда 0,01. На выходе первого комбинационного сумматора формируется окончательный результат y=0,1.1011000.

На входы разрядных дискрет второго комбинационного сумматора, кроме указанных, также поступают: первой разрядной дискреты - код единицы

1.0000, второй .- код нуля. На его выходе Формируется окончательный результат z = 1.01000111.

Формула изобретения

Устройство для вычисления гиперболических функций у = shx u z chx, содержащее первый и второй комбинационные сумматоры, о т л и ч а ю щ е ес я тем, что, с целью повышения

ЗО точности, в него введены (n-1)коммутатор (где n - разрядность аргумента) и 2п-4 группы блоков вычисления частичных сумм, причем каждый блок вы-. числения частичных сумм содержит

35 входной коммутатор, умножитель и выходной сумматор, вход первого слагае-. мого которого соединен с выходом умно-, жителя, вход первого сомножителя ко- . торого соединен с выходом входного

49 коммутатора, первые управляющие входы коммутаторов соединены с входом первого разряда аргумента устройства, вторые управляющие входы с первого по и-й коммутаторов соединены с вхо45 дами соответственно с первого по (n-1)-й разрядов аргумента устройства, информационные входы первого по (n-1)-й коммутаторов соединены с входами констант соответственно 1/2

5р 2/3, °... (n-1)/и устройства, выход первого коммутатора соединен с информационными входами входных коммутаторов блоков вычисления частичных сумм первой группы, входы второго

5 слагаемого выходных сумматоров которых соединены соответственно:с:. входами с третьего по и-й разрядов аргумента устройства, входы второго сомножителя умножителя k-х блоков

9 1735 9 вычисления частичных сумм 1-х и (1+

+n-2)-х групп соединены с входами

k констант 1 устройства (1 = 1,2, 1с+1+1 ...,n-2; k = 1,2,..., п-1-1), управ ляющие входы входных коммутаторов k-x блоков вычисления частичных сумм 1-й и (1+n-2)-.й групп соединены с входами k-х разрядов аргумента устройст!

О ва, выходы с второго по (n-1) -й коммутаторов соединены с входами второго слагаемого выходного сумматора соответственно. с первого по (n-2)-й блоков вычисления частичных сумм (n-1)-й группы, информационные входы входных коммутаторов которых соединены с входом второго разряда аргумента устройства, выход выходного сумматора S-ro блока вычисления частичных сумм соединен с входом ($+3)-ro спагаемого первого комбинационного сумматора со сдвигом íà S+2 разряда вправо (S = 1,2...,,n-3) и соединен с инФормационными входами входных коммута-. торов блоков вычисления частичных сумм (S+n-1) -группы, выход выходного сумматора 1-го блока вычисления частичных сумм S-й группы соединен с входом второго слагаемого выходного сумматора (j-1)-го блока вычисления

30 частичных сумм (S+1)-й группы, (j

= 2,3, .. °,n-$-1), выход выходного сумматора первого боока вычисления частичных сумм (n-2)-й группы соеди.. нен с входом (n+1)-го слагаемого пер- 3g

° вого комбинационного сумматора со сдвигом на и разрядов вправо, выход

5 10 выходного сумматора первого блока вычисления частичных сумм (S+n-2)-й группы соединен с входом (S+3)-го слагаемого второго комбинационного сумматора со сдвигом íà S+2 разряда вправо и инФормационными входами входных коммутаторов блоков вычисления частичных сумм ($+1)-й группы, выход выходного. сумматора j-ro блока вычисления частичных сумм (S+n-2)-й группы соединен с входом второго слагаемого выходного сумматора (j-1)-го блока вычисления частичных сумм (S+

+n-1)-" группы,,выход выходного сумматора первого блока вычисления частичных сумм (2п-4)-й группы соединен с входом (n-1)-го слагаемого второго комбинационного сумматора со сдвигом на п разрядов вправо, входы первого слагаемого первого комбинационного сумматора и второго слагаемого второго комбинационного сумматора соединены с входом логического нуля устройства, входы второго и третьего слагаемых первого комбинационного сумматора соединены с входами соответственно первого и второго разрядов аргу —мента устройства со сдвигом соответственно на один и два разряда вправо, вход первого слагаемого второго комбинационного сумматора соединен с входом логической единицы устройства, выходы первого и второго комбинационных сумматоров соединены с выходами соответственно гиперболического синуса и гиперболического косинуса устройства.

1735845

ВХО МОНС

ЬХОО LIOCN

ЬХОУ Ражя

РЕ аЫ

ЬЫхоо

%ба Ьляюы, ЬХОО

I J фиг. 2

И.

HS

Ах ц о йд, о н

ы й

Ex, ноРаЬле нар 2

ВХОД цпРаЬле ниИ .

Ь

ы

Х о

+ur: 3

° Составитель А. Давыденко

Редактор И. булла Техред Л.Олийнык Корректор Л. Пилипенко

»Ю»»ЮВ »ЮЕЮЮЮЮЮЮЮ»Ю»» » »» ю»»»ЮЮ»»»»»»ВВ»»»»»ЮЮЮЮЮ»a»ВВВ

Заказ 1816 Тираж . Подписное

BHHHllg Государственного коветета во изобретениям H открытиям ща ИНТ СССР

113035, Москва, 5-35 ° Рауаская каб., д. 4/5

ЮВВ Ю ВЮ

Производственно-издательский «омбииат Патент", г. Ужгород, уа. ai ay@Ha, ß1