Устройство для управления вводом-выводом

Устройство для управления вводом-выводом

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при конструировании вычислительных машин. Цель изобретения - повышение быстродействия устройства путем введения выделенных селекторных каналов и организации непосредственных обращений по данным с блоков синхронизации обмена Изобретение относится к вычислительной технике и может быть использовано при конструировании вычислительных систем, в частности для обеспечения обмена между оперативной памятью вычислительной машины и внешними устройствами независимо от работы центрального процессора. Известно устройство для управления вводом-выводом, содержащее три блока синхронизации обмена, блок управлеэтих каналов в узел связи с памятью, минуя блок управления. В устройство для управления вводом-выводом, содержащее m блоков синхронизации обмена, блок памяти, исполнительный регистр, узел модификации, регистр ввода, первый блок приоритета, два буферных регистра, узел запуска каналов, блок управления,блок связи с памятью, введены второй блок приоритета , коммутатор памяти и п селекторных каналов. Каждый канал состоит из блока синхронизации обмена , коммутатора данных, блока развязки , регистра адреса, регистра количества байтов, счетчика адреса , счетчика количества байтов. Устройство обеспечивает взаимодействие с высокоскоростными внешними устройствами. Его применение в составе вычислительной машины позволяет существенно увеличить объем внешней памяти за счет подключения накопителей на магнитных дисках больиой емкости. 13 ил., 2 табл. ния, блок сопряжения с памятью, узел приоритетного обслуживания и три буферные памяти. Недостатками известного устройства являются дублирование в каждой секции обслуживания данных аппаратуры , модификации дескрипторов обмена и ориориентация на внешние устройства, несовместимые по интерфейсу с внешними устройствами ЕС ЭВМ. о о «SS | со ел 00 ел СО

(19) (И) СВОЗ СОВЕТСКИХ социллистических

РЕСПУБЛИК (gg) C 06 F 13/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЭОБ ЕТЕНИИМ И ОТКРЫТИИМ

ПРИ ГКНТ СССР

1 (21) 4721064/24 (22) 08,08.89 (46) 23,05.92. Бюл, 0 19 (71) Институт точной механики и вычислительной техники им, С,А.Лебедева (72) И.Н.Голиков, В.Н.Гришина, А.А.Константинов, В.В;Корнеев и В.B.Писарев. (53) 681.3 (088,8) . (56) Патент США l. 3675209, кл. 340-172.5, 1972, Авторское свидетельство СССР

t " 641439, кл. C 06 F 13/00, 1978, (54) УСТРОИСТВО !JlR УПРАВЛЕНИЯ ВВОДОИ-BblBOPOM (57) Изобретение относится к вычис.лительной технике и может быть использовано при конструировании вычислительных машин. Цель изобретения — повышение быстродействия устройства путем введения выделенных селекторных каналов и организации непосредственных обращений по данным с блоков синхронизации обмена

Йэобретение относится к вычислительной технике и может быть использовано при конструировании вычислительных систем, в частности для обес" печения обмена между оперативной памятью вычислительной машины и внеш" ними устройствами независимо от работы центрального процессора.

Известно устооиство для управления вводом"выводом, содержащее три блока синхронизации обмена, блок управле"

5859 А1

2 этих каналов в узел связи с памятью, минуя блок управления. В устройство для управления вводом-выводом, содержащее m блоков синхронизации обмена, блок памяти, исполнительный регистр, узел модификации, регистр ввода, первый блок приоритета, два буферных. регистра, узел запуска каналов, блок управления, блок связи с памятью, введены второй блок приоритета, коммутатор памяти и п селекторных каналов. Каждый канал состоит из блока синхронизации обмена, коммутатора данных, блока развязки, регистра адреса, регистра количества байтов, счетчика адреса, счетчика количества байтов.

Устройство обеспечивает взаимодействие с высокоскоростными внешними устройствами. Его применение в составе вычислительной машины позволяет существенно увеличить объем внешней памяти за счет подключения накопителей на магнитных дисках большой емкости. 13 ил., 2 табл, ния, блок сопряжения с памятью узел приоритетного .обслуживания и три буферные памяти, Ф

Недостатками известного устройства являются дублирование в каждой секции обслуживания данных аппаратуры, модификации дескрипторов. обмена и ориориентация на внешние устройства, несовместимые по интерфейсу с внешними устройствами ЕС ЭВМ.

Э 173

Наиболее близким к изобретению по, технической сущности является устрой- 1 ство для управления вводом-вьеодом, содержащее три блока синхронизации обмена, блок памяти, исполнительный регистр, узел модификации, регистр ввода, первый блок приоритета, первый и второй буферы, узел запуска, блок управления, блок связи с памятью, входные и выходные интерфейсные шины, входные шины данных, шину строба, шину команды, выходные шины адреса-данных, шины запросов в оперативную память и шины запросов в центральный процессор, информацион- ные входы блоков синхронизации обме.на соединены с информационным: выходом первого буфера, интерфейсные входы блоков синхронизации обмена являют" ся входными интерфейсными шинами, информационные выходы блоков синхронизации обмена соединены с информационным входом регистра ввода и входом запросов первого блока прио" ритета, управляющие выходы блоков синхронизации обмена соединены с вхо. дом состояния блока управления, интерфейсные выходы блоков синхронизации обмена соединены с выходными интерфейсными шинами, третьи информационные входы блока памяти и вторые информационные входы узла модификации подключены к выходу регист:ра ввода, выход первого блока приоритета подключен к управляющему входу . .регистра ввода, адресному входу блока ,"памяти и входу подтверждения блоков синхронизации обмена, информационный выход блока памяти соединен с первым информационным входом исполнительного регистра, выход которого соединен с первыми информационными вхо.,дами блока памяти и узла модификации, выход которого подключен к второму информационному входу блока памяти,.первый управляющий выход блока управления соединен с управляющи" ми входами первого, второго и треть", .его блоков синхронизации обмена, вы ход запросов блока управления явля" .ется выходной шиной запроса в цент ральный процессор, командно"запросный выход блока управления соединен с вторым входом запроса первого блока приоритета, первым командным входом регистра ввода, установочный выход блока управления подключен к установочному входу узла запуска ка

5859 Д налов, управляющий выход которого ., подключен к установочному входу бло" ка управления, второй информационный вход которого и второй командный вход регистра ввода соединены с информационным выходом первого буфе:,ра, информационный выход которого со" единен с входной шиной данных, вход,ная шина строба от центрального процессора соединена с входом стробирования блоив управления, а входная шина команды " с командным входом блока управления, информационный выход блока связи с памятью соединен с выходной шиной адреса-данных, выход запроса блока связи с памятью подключен к шине запроса в оперативную память, $

Ю синхронизации обмена соединены с информационным выходом первого буфера, интерфейсные входы блоков син- хронизации обмена соединены с входными интерфейсными шинами, информаЯ ционные выходы блоков синхронизации обмена соединены с информационным входом регистра ввода и входом запро.сов первого блока приоритета, уп20

Однако в известном устройстве мо. дификация адресов и данных при пере" даче информации с внешних устройств в оперативную память выполняется в 5 узле модификации, который является общим для всех каналов и используется в разделении времени. При эффективном использовании оборудования это не позволяет обслуживать внешние устройства с высокой скоростью обме" на, например накопители на магнитных . дисках емкостью 100, 200 и 317 Мбайт, Цель изобретения - повышение быстродействия устройства для управления вводом-выводом, 35 Поставленная цель достигается тем, что в устройство, содержащее m блоков синхронизации обмена, блок памяти, исполнительный регистр, узел модификации, регистр ввода, первый

"© блок приоритета, первый и второй бу" феры,,узел запуска каналов, блок управления, блок связи с памятью, вход" ные и выходные интерфейсные шины, входные шины данных, шины строба от

4% центрального процессора, вины команды, выходные шины адреса"данных, шину запросов в. оперативную память и шину запросов в центральный процессор, информационные входы блоков

> 735F равляющие выходы блоков синхронизации обмена соединены с входом состояния блока управления, интерфейсные выходы блоков синхронизации обмена соединены с выходными интерфейсными

5 шинами, третьи информационные входы блоков памяти и вторые информационные входы узла модификации подключены к выходу регистра ввода, выход первого блока приоритета подключен к управляющему входу регистра ввода, адресному входу блока памяти и входу, подтверждения блоков синхронизации обмена, информационный выход блока памяти соединен с первым информа" ционным входом исполнительного регистра, выход которого соединен с первыми информационными входами бло-. ка памяти и узла модификации, выход которого подключен к второму информационному входу блока памяти, первый управляющий выход блока управления соединен с управляющими входами блоков синхронизации Обмена выход 25 запроса блока управления соединен с выходной шиной запроса в центральный процессор, командно-запросный выход блока управления соединен с вторым входом запроса первого блока приоритета, первым командным входом регистра ввода, установочный выход блока управления подключен,к установочному входу узла запуска каналов, управляющий выход которого соединен с установочным входом блока я5 управления, второй информационный вход которого и второй командный вход регистра ввода соединены с информа-. ционным выходом первого буфера, информационный вход которого подклю- 40 чен к входной шине даннь х, входная шина строба от центрального процессора соединена с входом стробирования блока управления, а входная щина команды подключена к командному вхо- 45 .ду блока управления, информационный выход блока связи с памятью соединен с выходной шиной адреса"данных, выход запроса блока связи с памятью соединен с шиной запроса в one" 50 ративную память, введены коммутатор памяти, второй блок приоритета и и селекторных каналов с и входными и и выходными интерфейсными шинами, причем адресный вход второго буфера 3 N подключен к выходу исполнительного регистра, информационный вход " к вы, ходу регистра ввода, адресный и ин"

59 формационный выходы второго буфера соединены с первыми адресными и информационными входами коммутатора. памяти, к вторым информационному и, адресному входам которого подключены адресные и информационные выходы и селекторных каналов соответственно, к установочному входу коммутатора памяти и к второму входу запроса блока связи с памятью под" ключен выход подтверждения второго блока приоритета, а выход коммутатора памяти соединен с информационным входом блока связи .с памятью, первый вход запроса второго блока приоритета, второй информационный вход исполнительного регистра, вход модификации узла модификации и уп,равляющий вход .блока памяти соединены с командно-запросным выходом блока управления; а второй вход запросов второго блока приоритета подключен к третьим выходам запросов и селекторных каналов, информационные с запросом выходы которых соединены с информационным входом регистра ввода и первым входом запросов первого блока приоритета, выходы состояний и селекторных каналов подключены к входу .состояния блока уп" равления, вход подтверждения соеди" нен с выходом подтверждения второго блока приоритета, командные. входы и селекторных каналов .соединены с вы" ходом регистра ввода, входы подтверждения.и селекторных каналов подключены к выходу первого блока приоритета, информационные входы и селекторных каналов соединены с выходом первого буфера, управляющие входы и селекторных каналов подключены к управляющему выходу блока управления,. интерфейсные входы и выходы и селекторных каналов соединены с входными и выходными интерфейсными шинами, при этом каждый селекторный канал- содер" жит дополнительный блок синхронизации обмена, блок развязки, счетчик адреса, счетчик количества байтов, буферный усилитель, при этом информационный вход дополнительного блока синхронизации обмена соединен с ин" формационным входом селекторного канала, интерфейсный вход дополнительного блока синхронизации обмена подключен к интерфейсному входу селекторного канала, управляющий вход до- полнительного блока синхронизации -.

7 к управляющему входу селекторного канала, вход подтверждения дополни" тельного блока синхронизации:обмена соединен с выходом подтверждения бл ка управления каналом, информацион" ный и управляющий выходы дополнител ного блока синхронизации обмена сое динены соответственно с информацион ным и управляющим входами блока раз вязки, первый вход подтверждения ко торого.подключен к первому входу подтверждения селекторного канала, второй вход подтверждения блока раз вязки соединен с вторым входом подтверждения селекторного канала,. вых ды состояния, информационный с запросом, информационный и запроса бл ка развязки соединены с одноименными выходами селекторного канала соо ветственно, выход сдвига блока разв ки подключен к входам сдвига счетчи ка адреса и счетчика количества бай . тов, информационные входы которых соединены со стробирующим входом селекторного канала, к командному входу которого подключены управляю" щие входы счетчика адреса и счетч ка количества байтов, выход счетчик адреса соединен с адресным входом буферного усилителя, вход подтверждения которого соединен с вторым входом подтверждения селекторного канала, а выход буферного усилите" ля подключен к адресному выходу селекторного канала, выход счетчика количества байтов соединен с управляющим входом дополнительного бл ка синхронизации обмена, Второй блок приоритета, коммута" тор памяти и и селекторных каналов каждый состоит из блока синхронизации обмена., коммутатора данных, бло ка управления каналом, регистра адреса., регистра количества байтов, узла модификации адреса, узла моди" фикации .количества байтов и блока анализа количества байтов.

Введение этих блоков в указанной связи с остальными блоками устрой" ства для управления вводом-выводом обеспечивает обмен информацией меж внешними устройствами и памятью вы числительной машины параллельно .с

O работой центрального процессора.

Устройство состоит из каналов, позволяющих одновременно выполнять обмен с различными. внешними устрой ствами.

1 735859

Предлагаемое устройство является групповым, его оборудование исполь зуется несколькими каналами в разделении времени. Блоки синхрониза" ции обмена являются индивидуальныь" ми для каждого канала. 1

На фиг, 1 и 2 представлена блоксхема устройства для управления ввь1О дом-выводом; на фиг.3 и 4 - блоксхема блока синхронизации обмена; на фиг,5 и 6 - блок-схема блока управления; на Фиг.7 - блок-схема первого блока приоритета; на фиг,8 - блок связи с памятью; на фиг.9 - блок упо равления каналами; на фиг.10 " блок памяти; на фиг.ll - узел модификао- ции; на фиг.l2 - узел запуска кана" лов, на Фиг,13 - регистр ввода. т- 20 Устройство для управления вводомяз- выводом (фиг.1 и 2) содержит блоки

1.1 - l.m синхронизации обмена, блок 2- памяти, исполнительный ре" гистр 3, узел 4 модификации, регистр

5 ввода, первый блок 6 приоритета, первый 7 и второй 8 буферные регист- . ры, узел 9 запуска каналов, блок 10 и- . управления, блок ll связи с памятью, а коммутатор 12 памяти, второй блок 13 приоритета и селекторные каналы

14,1 - 14.и.

Каждый селекторный канал 14 содержит дополнительный блок 15 синхронизации обмена, блок 16 управления каналом, счетчик 17 адреса, счетчик 18

35 количества байтов и буферный усили" тель 19. о. В устройстве имеются: входные интерфейсные шины 20-1 - 20-m входная шина 21 данных, входная шина 22 стро о ба, входная шина 23 команды, входные интерфейсные шины 24"1 - 24ти селекторных каналов, выходные интерфейсные шины 25-1 " 25-m выходная шина

26 адреса данных, выходная шина 27

4$ запросов в оперативную память, выходная шина 28 запросов в центральный процессор, выходные интерфейсные шины

29-1 - 29"п селекторных каналов.

Блок 1. l синхронизации обмена име® ет входы: информационный 30". l инду терфейсный 30-2, управляющий 30ь3, подтверждения 30-4 и выходы: инФормационный 31-1, управляющий 31-2, интерфейсный 31-3, 55 Блок.1.2 синхронизации обмена име1 ет входы: информационный 32-1, интерфейсный 32-2, управляющий 32-3 подтверждения 32-4 и выходы: информационный 33-1, управляющий 33-2, терфейсный 33-3.

Блок l.m синхронизации обмена имеет входы: информационный 34-1, интерфейсный 34-2Ä 34-3, подтверждения 34-4 и выходы: информационный 35-1, управляющий 35-2, интерфейсный 35-3.

Блок 2 памяти имеет входы: первый, второй и третий информационные

36-1 - 36-3, адресный 36-4, управляющий 36-5 и. информационный. вы" ход 37 .

Исполнительный регистр 3 имеет первый и второй информационные.входы 38-1 и 38-2 и выход 39.Узел 4 модификации имеет входы: первый и второй информационные 40-1 и 40-2 и модификации 40-3 и выход 41, Регистр 5 ввода имеет входы: ин-. . формационный 42-1, первый и второй командные 42-2 и 42-3, управляющий

42-4 и выход 43.

Первый блок 6 приоритета имеет первый 44-1 и второй 44"2 входы запроса и выход 45, Первый буферный регистр 7 имеет информационный вход 46 и информационный выход 47, Второй буферный регистр 8 имеет . адресный 48-1 и информационный 48-2 входы и выходы 49-1 и 49-2„

Узел .9 запуска каналов имеет установочный вход 50 и управляющий выход 51.

Блок 10 управления имеет входы: первый 52-1 и второй 52-.2 информационные, командный 52-3, состояния, 52-4, стробирования 52-5, установоч" ный 52-6, подтверждения 52-7 и выходы: управляющий 53-1, запроса 53-2, команднр-запросный 53-3, установочный 53-4.

Блок 11 связи с.памятью имеет входы: информационный 54-1, запроса

54-2 и выходы: информационный 55"1, запроса 55"2.

Коммутатор 12 памяти имеет входы: первый адресный 56-1, первый и вто" рой информационные 56-2 и 56-3, второй адресный 56-4, установочный 56-5 и выход 57.

Второй блок 13 приоритета имеет первый 58-1 и второй 58-2 входы за проса и выход 59 подтверждения..

Селекторные каналы 14,! - 14,п. имеют входы: командные 60-1 - 60тп, первые подтверждения 61-1 - 61-п, ин

1735859 10 формационные 62-1 « 62-п, управляю-..-. щие 63-1 - 63-и интерфейсные 64-1

64-и> стробирующие 65-1 - 65"и, вторые подтверждения 66-1 - бб-и и выходы: информационные с запросом

67-1 - 67-п, адресные 68-1 - 68-п, запросов 69-.1 - 69-п, состояний

70-1 - 70-n,èíòåðÔåéñíûå 71-1

71-п, информационные 72-1 - 72-п.

°

Дополнительный блок 15 синхронизации имеет входы: информационйый

73-1, интерфейсный 73-2, управляющий 73-.3, подтверждения 73-4 и выходы: информационный 74-1 управляющий 74-2, интерфейсный 74-3.

Блок 16 развязки имеет входы: . информационный 75"1, управляющий

75-2, первый 75-3 и второй 75-4 подтверждения, выходы: состояния 76-1 информационный с .запросом 76"2, информационный 76-3, запроса 76-4, сдвига 76-5,подтверждения 76-6, Счетчик 17 адреса имеет информационный 77-1, управляющий 77-2 и сдвиговый 77-3 входы.

Счетчик 18 количества байтов имеет информационный 78-1, управляющий 78-2, сдвиговый 78-3 входы и выход 79.

Буферный усилитель !9 имеет входы: адресный 80-1, подтверждения

80-2 и выход 81., В состав блока 1.1 синхронизации обмена (фиг, 3 и 4) входят счетчик

35 82 байтов, элементы ИЛИ 83, 88у 91

114 и 115, элементы И 85-87, 90, 94 97-99, 101 и » 1 - 113 триггер

84 наличия информации на регистре приема, триггер 89 запроса, .триггер

«О 92 наличия информации на регистре выдачи, элементы НЕ 93 и 100, триггер 96 информации от канала, регистр 102 кода .операции, регистр

103 номера внешнего устройства, схе"

« ма 104 сравнения номеров внешних устройств, формирователь 105 сиг" налов управления интерфейсом, регистр 106 приема, регистр 107 байта состояния, регистр 108 выдачи, буЩ0 ферные усилители 109,1 - 109,11 и

110,1 - 110,37, триггеры »6.t

»6.7 и усилители 117.7 - 117,17, В состав блока !О управления .(фиг, 5 и 6) входят элементы И »8.1 118,36, 119.! - 119,36, 122> !23, 131.1 - 13!.9, 132,! - 132,9, .143,1 1

143.15, 145.1 - 145,15, элементы ИЛИ

120,1-- 120,36, 127, 130, 133,1

735859

30

11 1

133,9, 135 и 146.1 - 146.4, элемен" ты HE 121, 129 и 136, регистр 124 команд, дешифратор 125 байта состояния, формирователь 126 сигналов управления блоком синхронизации обмена, дешифратор 128 кода операции, генератор 134 тактовых импульсов, триггер 137 прерывания, триггер 138 ответа в центральный процессор, триггер 139 запроса во второ". блок приоритета, буферный регистр 140 номера канала, дешифратор 141 номера канала, триггер 142 занятости буферного регистра номера канала и формирователь 144 управляющих сигналов.

В состав первого блока 6 приоритета (фиг. 7) входят элементы НЕ

147,1 - 147.15, элементы И 148,1

148„15, элементы ИЛИ 150 и 151.1

l51.4 и шифратор 149 номера канала.

В состав блока 11 связи с памятью (фиг,8) входят выходно". регистр l52, дешифратор 153 номера куба памяти, элементы И !54.1 - 154.8 и 157, Dтриггер 155 и элементы НЕ 156, В состав блока 16 развязки (фиг,9) входят буферные усилители 1588.1

158„11, 159,1 - 159,16 и 160,1

160 ° 36, элементы И l61, 162 и 165, элементы НЕ 163 и 164, элементы ИЛИ

167 и D-триггер 166.

В состав блока 2 памяти (фиг.10) входят элементы И 168,1 - 168,89, 169,1 - 169.89 и l70.1 - 170„52, элементы ИЛИ 171.1 - 171,89 и память 172, B состав узла 4 модификации (фиг,11) входят элементы И 173,1

173,20, l74,1 - 174,20, 175,1

175.20 и 176.1 - 176,20, элементы

ИЛИ 177,1 - 177,20 и 178) элементы

НЕ 179 и сумматор 180, В состав узла 9 запуска канала (Фиг, 12) входят дешифратор l81 номера канала, элементы И 182.1

182,16, 183,1 - 183,16, 184,1

184,16 и 585,1 - 185.16, триггеры

186,1 - 186,16 работы и триггеры

187,1 - 187,16 прерывания.

В состав регистра 5 ввода (фиг.13) входят элементы И 188,1 - 188,37, l89,1 - 189.37 и 193.1 - 193.37, элементы ИЛИ 190,1 " 190,37 и 191 и регистр 192.

Устройство для управления вводомвыводом (УУВВ) обеспечивает обмен информацлей между внешними устройствами (ВУ) и оперативной памятью . вычислительной машины параллельно с работой центрального процессора.

В состав вычислительной машины входят, например, центральный процессор (ЦП), оперативная память, центральный генератор синхронизации, устройство для управления вводомвыводом, Устройство для управления вводомвыводом состоит из каналов, позволяющих одновременно выполнять обмен с различным ВУ, К каналам подключаются внешние устройства, имеющие стандартный интерфейс и работающие в монопольном режима, Предлагаемое устройство является групповым,. его оборудование используется несколькими каналами в разделении времени, Блоки синхронизации обмена являются индивидуальными для каждого канала.

Система команд устройства включает команды трех типов, Команды первого типа поступают из ЦП и служат для запуска канала на выполнение программы - команда "Адрес программы" или . для опроса состояния канала - команда "Состояние канала", Команды второго и третьего типов считываются в . устроиство самостоятельно независимо от работы центрального процессора, Команды второго типа предназначены для управления работой каналов. Они позволяют начать и остановить работу каналов, провести контроль и выполнить переходы s канале. Команды третьего типа предназначены для управления работой ВУ и указывают, какую операцию ввода-вывода надо выполнить.

Работа устройства по обмену информацией начинается с посылки центральным процессором в устройство команды "Адрес программы", указывающей адрес команды второго типа в оперативной памяти. По этому адресу в устройство считывается команда второго типа "Начать обмен", в которой указан номер запускаемого канала и устройства в канале. Затем считывается команда третьего типа, указывающая код операции, выполняемой внешним устройством, адрес массива обмена и его размер, После оконча", ния операции обмена считывается команда второго типа "Остановить обмен", после выполнения которой дальнейшее считывание команд из оперативной памяти прекращается. 0 резуль13 1735859 14 тате выполнения обмена можно судить по слову состояния канала, записыва" емоМу в фиксированные ячейки оперативной памяти после завершения обме- на, Слово состояния записывается при . наличии в команде указателя о необходимости такой записи или при возникновении аварийной ситуации в канале, например при несовпадении номеров устройств в начальной выборке, В качестве примера реализации рассмотрим устройство для управления вводом-выводом, содержащее 16 каналов. Четыре канала являются выделенными селекторными, остальные каналы реализуют монопольный режим работы, Работа устройства состоит в выполнении процедур запуска каналов и дальнейшего обмена данными, При запуске канала выполняется последовательность команд первого, второго и третьего типов, Обмен данными выполняется по командам третьего типа, Команды первого типа поступают в устройство из центрального процессора.

Через .входную шину 23 команда, сопровождаемая сигналом записи, поступает в блок 10 управления на командный вход 52-3 на входной коммутатор, образованный элементами И

118,1- - 118.36, 119,1 - 119.36.и

ИЛИ 120,1 " 120,36, С выхода коммутатора команда поступает на регистр 124, Сигнал записи поступает на схему приоритета, образованную элементами

И 122, 123, НЕ 121 и ИЛИ 127. Схема приоритета предназначена для выборки одного запросчика при одновре" менном поступлении команд из ЦП и из первого буферного регистра 7, причем процессор имеет более высокий приоритет. Для предотвращения приема коман- ды в блок управления, занятый от" работкой текущей команды или запроса блока синхронизации обмена, сигнал записи через элемент НЕ 121 блокирует на элементе И 122 запрос первого буферного регистра 7, Прием команды в работающий блок 10 запрещается сигналом с выхода генератора

134 тактовых импульсов через элементы ИЛИ 135 и НЕ 136, Этот же сигнал блокирует схему приоритета, Генератор 134 тактовых импульсов предстааляет собой синхронный сдвиговый ре-, ния с выхода триггера 137, признак состояния и запрос от блока синхронизации обмена с входа 52-4 блока .10, дешифрированный аварийный байт.

50 состояния с дешифратора 125, Ив .этих входных сигналов на формирователе 144 вырабатываются сигналы установки и сброса триггеров работы и прерывания в узле 9 эапус55 ка, сигналы управления приемом в pe" гистры ввода 5 и исполнительныи 3, сигналы управления входными комму" таторами в узле 4 модификации и блг

Ю

Ý5

40 гистр разрядности К, Сдвиг произво- =., дится каждый такт синхронизации. Импульсы синхронизации поступают в блок 10 управления от центрального генератора синхронизации вычисли- тельной машины через входную шину 22 строба на вход 52"5 блока 10. Тактовые импульсы с выхода генератора 134 поступают на формирователи 126 и 144 и на входы сброса триггеров 137 и 138.

Пока генератор 134 вырабатывает тактовые импульсы, на выходе элемента

ИЛИ 135. поддерживается высокий уро" вень сигнала, означающий, что блок 10 занят отработкой запроса. Пуск генератора 134 выполняется при каждом обращении к блоку l0 с выходов эле" ментов И 122 и 123 через элементы

ИЛИ 127 и 130, На второй вход элемен" та ИЛИ 130 поступает запрос от блока

1„i синхронизации обмена через вход

52-4 состояния блока 10, Одновременно с пуском генератора 134 сигналом с элемента ИЛИ 127 производится прием команды на регистр 124 через группу элементов И 119.1 " 1l9.36, открытых сигналом с выхода элемента И 123, и элементы ИЛИ 1.20.1

120,36, С регистра 124 команда поступает на дешифратор 128, выходы которого связаны с входами формирователя 144, Формирователь 144 представляет собой схему, выполненную на элементах И, ИЛИ, НЕ.

Йа Формирователь 144 поступают, . дешифрированный код команды с дешифратора 128, управляющие признаки и номер канала с регистра 124 команд или с первого информационного вхо" да 52-1 через элементы И 131.1

131.9» 132.1 - 132.9 и ИЛИ 133.1 °

133.9, тактовые импульсы с генератора 134, признак занятости с элемента ИЛИ 135, признак прерыва"

15 1735859 ке 2 памяти, а также инкремент для узла 4 и номер канала для блока 2 памяти.

В табл, 1 представлена таблица истинности для Формирователя 144, На входах формирователя вырабатываются сигналы 1-4 - сигналы генератора 134, 5 — сигнал с элемента

ИЛИ 135; 6 - сигнал с триггера -137 lp прерывания, 7-12 - сигналь. с дешифратора 128 о дешифрации кода, 7 команда первого типа; 8 — команда второго типа, 9 — команда третьего типа; 10 — команда "Адрес программы"; 11 - команда "Начать обмен", E2 - команда "Остановить обмен");

13 - номер канала, 14 — признак цепочки команд, 15 — сигнал с выхода дешифратора 125 о поступлении байта 20 состояния с кодом ГГ16; 16 — запрос

БСО; 17 - сигналы с триггеров работы и прерывания канала из .узла 9; 18признак состояния из 6С0, На выходах формирователя 144 вырабатываются сигналы: 1 и 2 — установка триггеров 137 и 138; 3-6 - сигналы управления приемов в узел 4 модификации адреса программы с регистра 5, адреса программы, адреса данных и количества 6айтов с регистра 3; 7 - инкремент; 8. и 9 - стробы записи в регистры 3 и 5; 10-12 сигналы управления приемом в блок 2, памяти из исполнительного регистра 3 узла 4 модификации и регистра 5 вво" 35 да, 13 - номер канала для блока 2 памяти; 14 и 15 — сигналы установки триггеров 186, i и 187, i 16 и 17 сигналы сброса триггеров 186, i u

187.>.

16

Каждый сигнал формируется в определенный момент времени, задаваемый тактовыми сигналами с выхода генератора 134, Отработка временной диаграммы любой команды занимает постоянное число тактов.

Формирователь 126 построен аналогично формирователю 144 и представляет собой комбинационную схему.

На входы формирователя 126 поступают сигнал запроса блока синхронизации обмена.с входа 52-4.блока 10, сигналы с генератора 134, признаки дешифрации команд второго и третьего типов с дешифратора 128, признаки дешифрации нулевого, сбойного, конеч" ного и аварийного байтов состояния и признак состояния с входа 52-4 блока 10, На формирователе 126 вырабатываются стробы записи номера внешнего устройства, кода операции и запуска блоков синхронизации обмена, признаки продолжения команды третьего типа и отключения,. а также строб записи кода в блоки синхронизации обмена, которые поступают на управляющий выход блока 10 управления, В табл, 2 представлена таблица истинности Формирователя 126, Одновременно с взведением триггера 138 на вход 50 узла 9 запуска каналов поступают нулевои номер канала и сигнал установки с выхода формирователя 144, Нулевой номер канала поступает на вход формирователя 144 с регистра 124 через элементы И 131.1-131,9, открытые сигналом с инвертора НЕ 1 9, и элементы ИЛИ 133,1-133,9. Сигнал установки образуется логическим умножением сигналов с генератора 134 и дешифратора 128 в формирователе

144, В узле 9 запуска каналов нулевой номер канала поступает на дешифратор

181, Сигнал с выхода дешифратора 181 и сигнал установки с входа 50 узла

9 логически умножаются на элементе

И 182,1 и устанавливают в единичное состояние триггер 186,1 работы нулевого канала, Команды первого типа всегда выполняются в нулевом канале.

Сигнал с выхода триггера 186 ° 1 работы нулевого канала поступает на выход 51 узла 9 запуска каналов и через установочный вход 52-6 блока

10 управления поступает на вход Формирователя 144, Адрес программы с регистра коg5 манд через командно-запросный выход

53-3 блока 10 управления поступает на управляющий вход 42-4 регистра 5 ввода. В регистре 5 ввода адрес поступает на элементы И 189.1-189.37

gp открытые сигналом с выхода 45 блока 6, и через элементы ИЛИ 190.1190.37 записывается в регистр 192 по сигналу записи, поступающему с выхода элемента ИЛИ 91, На элемент у ИЛИ 91 сигнал записи поступает с пер-

Boro командного входа 42-2 регистра

5, На первый командный вход 42-2 регистра 5 сигнал записи поступает с командно-запросного выхода 53-3 бло18

17 1735859 ка 10, в котором он. вырабатывается на формирователе 144 логическим умножением.сигнала с выхода генератора 134, кода операции "Адрес програм-. мы" и сигнала работы нулевого канала (из узла 9).

На первый командный вход 44-2 блока 6 поступает сигнал с командно-запросного выхода 53-3 блока 10, в ко- 1р тором он формируется на элементе

ИЛИ 135, Если. сигнал равен единице; т,е. блок 10 занят отработкой команды, то запросы блоков 1.1-l,m и каналов 14,1-14,р, поступающие через второй .вход 44-2 первого блока 6 приоритета на элементы И 148,1148.15, блокируются низким уровнем сигнала с выхода элемента НЕ 147,1.. 20

В этом случае на регистр 192 может . поступить только команда с блока 10 управления с командно-запросного выхода 53-3 на первый командный вход

42-2 регистра 5 и элементы И 189,1189.37, открытые сигналом с выхода 45.

Адрес программы с выхода 43 регистра 5 ввода поступает на информационный вход 48-2 .буферного регистра 8 и на второй информационный вход

40-2 «узла 4 модификации, Буферный регистр 8 организован по принципу "первый пришел - первый вышел" и имеет глубину буферизации, равную четырем, Разрядность буфер- 35 ного регистра равна 60, На буферный регистр 8 адрес поступает с исполнительного регистра 3 на адресный вход 48-1 буферного регистра 8 или с регистра 5 ввода на информацион- 40 ный вход 48-2 буферного регистра 8.

С регистра 5 ввода на информаци-,д онный вход 48-2 буферного регистра 8 поступают также и данные, если они бь ли записаны в регистр 5 ввода с блока 1,i синхронизации обмена.

Для того, чтобы отличить адрес, 50 поступающий в буферный регистр 8, от данных, адрес сопровожда@тоя специальным признаком адреса, По призна" ку адрес программы записывается в нужное поле буферного регистра 8, С адресного выхода 49- 1 буферного регистра 8 адрес попадает на первый адресный вход коммутатора 12 и с выхода 57 коммутатора 12 поступает на информационный вход 54-1 блока 11 связи с памятью.

Коммутатор 12 имеет две группы информационных и две группы адресных входов и вход 56-5 управления.

Коммутатор выполнен на двухвходовых элементах И, ИЛИ и пропускает на выход 57 адрес и данные с одной из двух групп входов адреса и данных 56-1, 56-2 или 56-3, 56-4, Управление коммутатором осуществляется сигналом с выхода 59 подтверждения блока 13 приоритета, Блом 13 приоритета аналогичен блоку 6 приоритета. Отличие состоит в том, что запрос блока 10, поступающий на первый запросный вход 58-1 блока 13 с командно-запросного выхода 53-3 блока 10 управления, имеет не высший, а низший приоритет и обслуживается при отсутствии запросов от выделенных.селекторных каналов. В блоке 10 управления запрос выдается с триггера 139 запроса, который взводится по сигналу с формирователя 144, Этот сигнал образуется так же", как и признак адреса, но с задержкой на, такт работы. генератора 134, Триггер 139 запроса сбрасывается по сигналу с выхода 59 блока 13 приоритета, поступающему на вход

52-7 подтверждения блока 10, Одновременно на генераторе 134 образуется нулевой код, так как выданы все тактовые сигналы, На выходе элемента ИЛИ 135 сигнал становится равным нулю и отработка. команды первого типа в блоке 10 заканчивается.

Сигнал с выхода 59 блока 13 приоритета поступает на вход 54-2 запроса блока 11, на первый информационный вход 54-1 которого поступает ад" рес программы с выхода 57 коммутатора

12. По сигналу с входа 54-2 запроса блока 11 производится запись адреса с информационного входа 54-1 блока 11 в регистр 152. Старшие три разряда адреса регистра поступают в .дешифра" тор 153 номера куба памяти, Иладшие разряды адреса с регистра 152 поступают непосредственно на информационный выход 55 1 блока 11 и с него на .шину 26 адреса данных, выходную.

После дешифрации номер куба памя- . ти поступает на первые входы группы элементов И 154,1-.154,8, на вторые входы которых поступает сигнал с вы хода элемента И 157. Этот .сиГнал представляет собой задний фромт сиг"

35859

20. рой информационный вход 36-2 блока 2 и записывается в память 17? через элементы И 169.1-169,52 и ИЛИ 171,15

171,52, Запись в память 172 осуществляется по номеру канала, поступающему на адресный вход .36-4 блока 2 с выхода 45 блока 6, В блоке 6 приоритета номер канала

1О выдается с выходов элементов ИЛИ

151.1-151.4. На входы элементов ИЛИ

l5E,1-151,4 номер канала поступает с входа 44-2 запроса (вход 44-2(1) на фиг.4) блока 6, на который он поступает с. командно-запросного . выхода 53-3 блока 10, где хранится в регистре 124, При отработке запроса блока l.i синхронизации обмена позиционный

2О номер блока E.i синхронизации с выходов элементов И 1 48.1-148,15 на . шифраторе 149 преобразуется в двоич-. ный номер канала и через элементы

ИЛИ 151,1-151,4 поступает на выход

2S 45 блока 6 приоритета (выход 45-1 на фиг,7), По адресу программы, выданному в оперативную память с информационного выхода 55-.1 блока 11 связи с

ЗО памят