Устройство обработки информации

Устройство обработки информации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для построения многопроцессорных и многомашинных вычислительных комплексов с возможностью считывания информации из оперативной памяти других процессоров. Цель изобретения - расширение функциональных возможностей при создании многопроцессорных вычислительных комплексов и оптимизация количества связей в таких комплексах. Устройство содержит первый блок 1 мультиплексоров адреса, первый блок 2 мультиплексоров считывания мисла, регистр 3 адреса, второй блок 4 мультиплексоров адреса, второй блок 5 мультиплексоров считывания числа, регистр 6 числа, блок 7 (Л с оэ СЛ 00 с& 4

СООЭ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„.SU.„1735864 (g))g с 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н AST0PGHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbITHRM

° ПРИ ГКНТ СССР

1 (21) 4628999/24 (22) 04,11,88 (46) 23.05.92, Бюл. Г 19 (71) Институт точной механики и вычислительной техники им, С,А,Лебедева (72) М.В,Тяпкин, О,Н,Сердюкова, Г,В,Спирова и Г,А,Родина (53) 6 1.325 (088,8) (56) Королев Л,Н. Структура ЭВИ и их математическое обеспечение, - И,:

Наука, 1978, с. 104-108, с. 109, рис, 8, Техническое описание МВК "Эльбрус-2", (54) УСТ 0йСТВ0 0БРАБ0ТКИ ИНф0РИАЦИИ (57) Изобретение относится к вычисли2 тельной технике и может быть исполь- . зовано для построения многопроцессорных и многомашинных вычислительных комплексов с возможностью считывания информации из оперативной памяти других процессоров. Цель изобретения— расширение функциональных возможнос-. тей при создании многопроцессорных вычислительных комплексов и оптимизация количества связей в таких комплексах. Устройство содержит первый блок 1 мультиплексоров адреса, первый блок 2 мультиплексоров считыва" ния числа, регистр 3 адреса, второй блок 4 мультиплексоров адреса, вто" рой блок 5 мультиплексоров считыва" ния числа, регистр 6 числа, блок 7 оперативной памяти, процессор 8 и имеет выходную шину 9 адресного интерфейса, входную шину 10 адресного

1735864

4 интерфейса, выходную шину 11 числового интерфейса, входную шину 12 чис лового интерфейса, 1 ил, В

Изобретение относится к вычислительной технике и может быть исполь.— зовано для построения многопроцессорных и многомашинных вычислительных комплексов с возможностью считывания информации из оперативной памяти других процессоров.

Цель изобретения — расширение

Функциональных возможностей при создании многопроцессорных вычислительных комплексов.

На чертеже приведена схема предлагаемого устройства.

Устройство содержит первый блок 1 мультиплексоров адреса, первый блок

2 мультиплексоров считывания числа, регистр 3 адреса, второй блок 4 мультиплексоров адреса, второй блок 5 мультиплексоров считывания числа, регистр 6 числа, блок 7 оперативной памяти и процессор 8 и имеет выходную 9.è входную 10 шины адресного интерфейса, выходную ll и входную 12 шины числового интерфейса, Устройство расотает следующим c6 разом.

В i-м модуле вычислительной сис" темы адрес оперативной памяти (ОП) с выхода процессора поступает нэ вход мультиплексора 1, если адрес относится к собственно", РП (при чтении или записи из/в ОП), или на вход мультиплексора 4, если адрес относится к чтению из ОП другого моду" ля. Адрес памяти, принимаемый из (i-1)-ro модуля, поступает с входной адресной шины на вход мультиплексора 1, если он относится к ОП i-ro модуля, или на вход мультиплексора 4, если он относится к ОП {i+1)-го модуля. При одновременном поступлении адРеса процессора и внешнего адреса с входной адресной шины предпочтение отдается внешнему адресу, С выхода мультиплексора 1 адрес выдается в ГП данного модуля, с выхода мультиплексора 4 адрес выдается на выходной адРосный Регистр 3 и далее на выходную адресную шину в (i+1)-й модуль, При обращении процессора в собственную

10 Оп по записи число с вь1ходной шины записи процессора поступает на вход РП, Число, считанное из ОП данного модуля, передается на вход мульти- плексора 2, если оно относится к процессору данного модуля, или на вход мультиплексора 5, если оно относится к процессору другого модуля. Число, принимаемое от (i+1)-го модуля, поступает с входной числовой шины на вход мультиплексора 2, если оно .относится к процессору данного модуля, или на вход мультиплексора 5, если. оно относится к (i-1)-му модулю.

При одновременном поступлении числа из ОП данного модуля и внешнего чис" ла с входной числовой шины модуля предпочтение отдается числу из ОП данного модуля. С выхода мульти30 плексора 2 число выдается в процессор данного модуля> с выхода мультиплексора 5 число выдается на выходной регистр 6 числа и далее на выходную числовую шину в (i""1) -й модуль.

В любом модуле системы процесс

35 передачи адресов и чисел аналогичен описанному для i-го модуля, Формула изобретения

Устройство обработки информации, содержащее процессор, первый блок мультиплексоров адреса, первый блок мультиплексоров считывания числа

> блок оперативной памяти, причем первый вход первого блока мультиплексоров адреса соединен с адресной шиной процессора, выход первого блока мультиплексоров адреса подключен к адрес50 нои шине блока оперативной памяти, который через шину считывания числа из оперативной памяти соединен с первым входом первого блока мультиплексоров считывания числа, .выход которого подключен к шине считывания числа процессора, выход записи числа которого соединен с шиной записи числа блока оперативной памяти, о тл и ч а ю щ е е с я тем, что, с

Составитель C Аверьянова

Редактор И,@макова Техред м,яндык Корректор А.Обручар.

Заказ 1817 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðîä, ул. Гагарина,1п

1 целью расширения функциональных возможностей при создании многопроцессорных вычислительных комплексов и оптимизации количества связей в таких комплексах, в устройство введены второй блок мультиплексоров адреса, второй блок мультиплексоров считывания числа, регистр адреса, регистр числа, причем адресная шина процессора соединена с первым входом первого блока мультиплексоров адреса, выход которого подключен к входу первого регистра адреса, выход которого соеди" нен с выходной шиной адресного интерфейса, входная шина адресного ин735 64 б терфейса подключена к вторым входам первого и второго блоков мультиплексоров адреса, первый вход второ5 го блока мультиплексоров считывания числа соединен с шиной считывания числа из оперативной памяти, выход второго блока мультиплексоров считывания числа подключен к входу пер" вого регистра числа, выход которого соединен с выходной шиной числового интерфейса, входная шина числового интерфейса соединена с вторыми входами первого и второго блоков мультиплексоров Считывания числа.