Отказоустойчивое устройство для управления реконфигурацией вычислительного комплекса

Отказоустойчивое устройство для управления реконфигурацией вычислительного комплекса

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к многомашинным вычислительным комплексам, и может быть использовано при проектировании отказоустойчивых вычислительных комплексов непрерывного функционирования . Цель изобретения - повышение надежности путем автоматического восстановления .работоспособности при зависании процессора. Цель достигается за счет того, устройство содержит групповой переключатель интерфейсов, блок задания режимов, три устройства управления каждое из которых содержит блок сопряжения с процессором, блок управления режимами, блок запросов, блок индикации и анализа, регистр управляющих импульсов, счетчик-, четыре элемента ИЛИ, четыре элемента. И, четыре триггера. 2 ил. СЛ

СООЭ СОНЕТСНИХ

NQN

РЕСПУБЛИК аа ии @ G O6 F»6

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОИЧГП:НИЯМ И arW ЫТИНМ

ПРИ ГКНТ СССР

1 (21) 4761179/24 (22) 21.11,89 (46) 23,05.92. Бюл. Г 19 (71) Ереванский научно-исследовательский институт математических машин (72) Ж,Î,Магалян и В.K,Àëèõàíÿí .(53) 681,325 (088.8) (56) Авторское свидетельство СССР

1" 1067492» кл, G 06 F 3/04., 1982.

Авторское свидетельство СССР

Г 1424569, кл. с 06 г 15/16, 1987, (54) ОТКАЗОУСТОЙЧИВОЕ .УСТРОЙСТВО ДЛЯ

УПРАВЛЕНИЯ РЕКОНФИГУРАЦИЕЙ ВЫЧИСЛИТЕЛЬНОГО КОИПЛЕКСА (57) Изобретение относится к вычислительной технике, в частности к многоИзобретение относится к вычислительной технике, в частности к многомашинным вычислительным комплексам, и может. быть использовано при проектировании отказоустойчивых вычислительных комплексов непрерывного функционирования.

Целью изобретения является повышение надежности путем автоматичес" кого восстановления работоспособнос". ти при зависании процессора.

На фиг. 1 представлена структурная схема устройства на фиг.2 - функциональная схема устройства управления (УУ), Отказоустойчивое устройство для управления реконфигурацией вычисли2 машинным вычислительным комплексам, и может быть использовано при проек" тировании отказоустойчивых вычислительных комплексов непрерывного функционирования. Цель изобретения - повышение надежности путем автоматического восстановления работоспособности при зависании процессора, Цель достигается за счет того, чтб устройство содержит групповой переключатель интерфейсов, блок задания режимов, три устройства управ" ления, каждое из которых содержит блок сопряжения с процессором, блок управления режимами, блок запросов, блок индикации и анализа, регистр управляющих импульсов, счетчик; четыре элемента ИЛИ, четыре элемента И, четыре триггера, 2 ил. тельного комплекса 1 (фиг, 1) содержит три функционально идентичных

УУ 21-2, групповой переключатель ин- Ю терфейсов (ГПИ) З.с коммутируемым связям 3 „ и 3, блок 4 задания ре" жимов, связи 5, - 5 g сопряжения с процессором первой, второй и третьей ЭВИ соответственно, Каждое УУ (фиг.2) содержит Едок 6 сопряжения с процессором, блок 7 уп- е равления режимами, блок 8 запросов, регистр управляющих импульсов (РУИ) Ь

9, блок 10 индикации и анализов, триггер 11 запуска РУИ, счетчик 12, схемы ИЛИ 13-15, схему И 16, узел 17 обнаружения зависания со схемами И

18 -18з, схемой ИЛИ 19 и триггераЭ 1 ми 20 "20 регистрации (индикации) зависания соответственно первой, вто. рой и третьей ЭВИ, Устройство работает следующим образом. .Все три УУ работают совместно. и управляют коммутациями ГПИ 3 по запросам ЗВИ или оператора с блока 4 задания режимов, Одно из УУ 2 -2> работает в режиме основного, остальные - в режиме резервного, и при вы" ходе из строя основного УУ одно из резервных оперативно заменяет его в качестве основного.

Сигналы от ЭВИ или блока задания режимов доступны всем УУ, работающим в режиме основного или резервного, но выходные сигналы поступают к ЭВИ только от основного УУ в результате того, что блок 7 управления режимами блокирует выходные сигналы УУ, сфор" мированные блоком 6 резервных УУ. То . же самое относится к связям управления конфигурацией между УУ и ГПИсигналы поступают в ГПИ 3 только от основного УУ.

Связи взаимодействия между УУ 2<2 (между блоками 7 управления режимами) предназначены для слежения за режимами работы соседних УУ, управления режимами УУ и восстановления неисправного УУ при сбоях, Связи УУ с блоком 4 задания режи-, мов обеспечивают взаимодействие оператора с системой при необходимости ручного вмешательства в управление конфигурацией комплекса (установкой коммута.ций в ГПИ) и высвечивание действующеи конфигурации комплекса.

Запрос на изменение конфигурации поступает на любой ЭВИ через связи

5.<-5 на все УУ 2,-2, проходит че. рез соответствующие входные элемен"ты блока 6 сопряжения с процессором и фиксируется в блоке 8 запросов.

Обслуживание запроса начинается, если триггер. 11 запуска — находится в нулевом состоянии, что у«взывает на свободное состояние .устройства.

РУИ 9 запускается и начинается по" тактовое выполнение последователь ность .обслуживания принятого запроса . посредством блока 10 индикации и анали.< за,причем начальный такт РУИ 9 устанав", ливает триггер 11 запуска в едйнич" ное состояние, что блокирует прием на обслуживание других запросов до завершения обслуживания текущего, В конце обслуживания текущего, запроса

35865 почки РУИ 9 по единичному значению триггера 11 запуска. Отсчет времени . в каждом УУ 2 -2 осуществляется счетчиком 12 по входу С синхросиг" налами, вырабатываемыми собственным генератором синхросигналов с частото" f,.Tàê как между частотами генератора разных УУ возможны отклоне" ния в допустимых пределах, приводя- . щие к разнице показаний счетчиков 12 разных УУ при больших счетах отсче" та времени зависания, то установка триггеров .20 -20 регистрации зависания. осуществляемая выходами схем

И 181-18 g, выполняется при срабаты вании схемы И 16, помимо достижения счета значения м (м, м ), значение счета м (м, м ) формируется старшими битами счетчика 12. Счет м <(, м ) соответствует времени

4 завершающий такт РУИ 9 сбрасывает". триггер 1 l запуска и хранимый в бло" ке 8 .обслуживаемый запрос.

Таким образом, при обслуживании запроса происходит монополизация (захват) центральной части аппарат" ных средств устройства, т.е. блоков

7-10, При этом из других ЭВИ или блока 4 задания режимов могут поступать запросы и приниматься в блок 8 на хранение для последующего обслуживания.

Последовательность обслуживания запроса включает выполнение определенных действий по изменению конфигурации комплекса, конечной целью которого является установка новой конфигурации в ГПИ через связи бло"

20 ка управления рен<имами основного УУ с ГПИ 3, т.е. коммутации связеи 3, являющихся канальными шинами ЭВИ, и

3, являющихся интерфейсными шинами внешних устройства, между собой, 25

1(огда запрос от ЭВИ находится на стадии обслуживания и диалог между

ЭВИ и устройством не завершается из" за зависания (неисправности) ЭВИ, это приводит к задержке обслуживания запросов от других ЭВИ на время зависания, и комплекс теряет возможность управления конфигурацией со стороны других работоспособных ЭВИ. Для or"" раничения времени вынун<денного ожи"

З дания обслуживания запросов и автоматического восстановления работоспособности устройства в каждом УУ предусмотрен счетчик 12, активизи" руемый при эадействии тактовой це5 173 зависания t<(t2> 3}, KOTopblM огра-— ничивается процесс зависания первой (второй, третьей) ЭВМ. Это время должно превышать время нормального выполнения наиболее длительного сеанса первой (второй, третьей) ЭВИ с устройством. Отклонение содержимого в счетчиках 12 разных УУ может достигнуть значения Q f ° »(>, где Ь fсумма допустимых отклоненйе частоты генератора в- сторону увеличения и уменьшения. Бит сравниваемого счета (и счетчика 12 выбран из расчета, что этот бит при работе счетчика 12 перебрасывается через интервал времени, превышающий данное. значение (отклонение), Когда счет достигнет м <(M, м ) и при этом бит (n+1J и все предыдущие младшие биты нули, схема обнаружения зависания настраивается на фиксирование зависания.

Счетчик 12 продолжает счет времени.

Как только устанавливается бит )n)> активизируется выход схемы ИЛИ 14 и передается на вход схемы И 16 двух .других УУ, При установке во всех трех УУ битов PnJ вырабатывается сигнал установки триггера 20»-20 g регистрации зависания той ЗВИ, запрос которой обслуживается. Наличие схемы N 36 со связями взаимодействия со схемами ИЛИ 14 других УУ обеспечивает синхронную работу УУ 2 -2 у при регистрации зависаний, так как при отсутствии этих средств, наличие ожидающего запроса на обслуживание в блоке 8 приводит к тому, что сразу после регистрации зависания, приводящей к сбросу РУИ 9 от выхода схемы ИЛИ 19, сбросу обслуживаемого запроса в блоке 8 через схему ИЛИ

13 и освобождению устройства сбросом триггера 11 запуска, началось бы обслуживание очередного запроса асинхронно по отношению к другим

УУ, что приводит к непредсказуемым ситуациям.

° Бит (n) счетчика 12 передается в другие УУ, если данное УУ функционирует в режиме основного или резерв. ного. В противном случае (например, УУ находится в автономном. режиме) схема ИЛИ 14 обеспечивает постоянную активность на своем выходе (разрешение сравнения), чтобы обеспечить срабатывание схемы 16 других УУ

2»- 23, В случае, когда из-за неисправности тракта передачи бита )N) или

5Р65 6 по другой причине отсутствует сигнал сравнения на входе схемы И 16, триггер 20 (20,20 ) регистрации зависания устанавливается активным выходом последующего старшего бита п + 13 и автоматически снимается.зависание устройства как крайняя мера восстановления работоспособности устройства.

Формула и э о б р е т е н и R

Отказоустойчивое устройство для управления реконфигурацией вычислител.ьного комплекса, содержащее групповой переключатель интерфейсов,блок задания режимов, три устройства управления, каждое из которых содержит блок сопряжения с процессором> блок . управления режимами, блок запросов, блок индикации и анализа, регистр управляющих импульсов, при этом входы-выходы сопряжения с процессором с первого по третий отказоустойчивого устройства подключены к одноименным входам-выходам трех устройств управления, выход информации о состоянии первого устройства управления соединен с одноименными первыми вхо" дами второго и третьего устройств

ЗО управления, выход информации о сос1тоянии второго устройства управления подключен к одноименному первому входу первого устройства управления и второму входу третьего устройства упЗ5 равления, выход информации о состоянии третьего устройства управления подключен к одноименным вторым входам первого и второго устройств управления, выход- вход управления реконфи4О гурацией каждого из устройств управления соединен с одноименным exo" дом-выходом групповогс переключателя интерфейсов, первая группа информационных входов-выходов которого яв 5 ляется группой входов-выходов для подключения процессора к отказоустойчивому устройству, вторая группа информационных входов-выходов группового переключателя интерфейсов яв5О ляется группой входов-выходов для подключения внешних устройств к отказоустойчивому устройству, входвыход индикации и, управления каждого устройства управления соединен с одноименным входом-выходом блока

55 задания режимов, в каждом устройстве управления входы-выходы сопряжения с процессором с первого по третий . соединены с одноименными входами7 173 выходами блока сопряжения с процессором, выходы запросов с первого по третий которого соединены с одноименными с первого по третий соответственно входами блока запросов„ выход признака наличия запроса которого соединен с одноименным входом регистра управляющих импульсов, выходы тактовых импульсов которого подключены к одноименным входам блока индикации и анализа, входвыход управления и индикации которого соединен с одноименным выходомвходом блока управления режимами, первый и второй входы информации о состоянии которого являются одноименными входами устройства управI ления, выход информации о состоянии которого соединен с одноименным вы", ходом блока управления режимами, вход-выход управления реконфигурацией которого является одноименным входом-выходом устройства управления, вход задания режима которого соединен с одноименным входом блока управления режимами и блока запросов, первый, второй управляющие входвыход блока сопряжения с процессором соединены с управляющими выходомвходом соответственно блока управления режимами и блока индикации и анализа„ вход обслуживаемого запроса которого соединен с аналогичным выходом блока запросов, выход инди«ации блока индикации и анализа яв= ляется одноименным выходом устройства управления, о т л и ч а ю щ ее с я тем, цто, с целью повышения надежности путем автоматического восстановления работоспособности. при зависании процессора, в каждое устройство управления введены сцетцик, четыре элемента ИЛИ, цетыре элемента И, цетыре триггера, причем в каждом устройстве управления первый тактовый выход регистра управляющих импульсов соединен с входом установки первого триггера, инверсный выход которого

5 65 8 соединен с входом сброса счетчика, входом разрешения блока запросов, входом сброса первого такта регистра управляющих импульсов, последний тактовый выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с входами сброса первого триггера и блока за.просов, выходы запросов с первого по третий которого соединены с первыми входами элементов И с первого по третий соответственно, выходы которых соединены с входами установки триггеров с второго по четвертый соответственно и входами с первого по третий соответственно второго элемента ИЛИ; выход которого соединен с вторым входом первого элемента

ИЛИ и входом общего сброса регистра управляющих импульсов, входы установки которого соединены с одноименными выходами блока индикации и анализа, выходы триггеров с второго по четвертый соединены с входами приl знака зависания процессора блока индикации и анализа, выходы трех старших разрядов счетчика соединены с вторыми входами элементов И с первого по третий соответственно, третьи входы которых соединены с выходом. третьего элемента ИЛИ, первый вход которого соединен с выходом переноса (и+1)-ro разряда счетчика, .выход переноса и-го разряда которого соединен .с первым входом четвертого элемента И и прямым входом четвертого элемента ИЛИ, выход которого соединен с выходом информации о состоянии блока управления режимами, выход признака режима которого соединен с инверсным входом четвертого элемента

ИЛИ, признаки режима входов информации о состоянии блока управления режимами соединены с вторым и третьим входами четвертого элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ, 1735865

Ю

5g з

Pvr. j

Фиа Z.

Составитель Е,Саркисян

Редактор И.Шмакова Техред А.Кравчук Корректор.Л,Пилипенко е ввв ев» » 1» в е еев

Заказ 1817 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям ари ГКНТ СССР

113035, Москва Ж-35, Раушскан наб., д. 4/5 е е ее»э

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101