Отказоустойчивая вычислительная система

Отказоустойчивая вычислительная система

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть исполь- Ьовано при построении высоконадежных систем управления технологическими процессами. С целью повышения надежности в отказоустойчивую вычислительную систему, содержащую группу каналов управления 1, каждый из которых включает процессор управления 2, и группу каналов обмена 10, каждый из которых включает процессор обмена 11, арбитр доступа 12, блок памяти обмена 13 и блок ввода-вывода 17, дополнительно в каждый канал обмена 10 введены блок контроля обмена 1, блок входных ключей обмена 15 и группа магистральных коммутаторов 16. а в каждый канал управления 1 - блок конт-- роля процессора управления 3, блок буферной памяти А, контроллер связи 5, блок памяти обмена 6, блок входных ключей 7, блок управления обменом 8 и блок управления прерывания-.. ми 9. 1 з..п, ф-лы, 13 ил., 3 табл. с V (Л

<$> SU o0

СОЮЗ СОВЕТСКИХ

Nu

РЕСА ЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPGHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ пО изОВРетениям и ОТКРытиям

ПРИ ГННТ СССР (21) 4690979/24 (22) 11.05,89 (46) 23.05.92, Бюл. Г 19 (71) Научно-производственный комплекс "Система" Ленинградского научно-производственного объединения

"Электронмаш" (72) С.Д.Альтшуль, Э,Е.добрынский, Г,B,Ðoã, P„P.Ðóáàøêèí, И.Т,Хряпина, М.П.Качинский, В.С.Альтшуль и В,Л,Майзель (53) 681 ° 3 (088.8) (56) Патент СИА Р 4356550, Ka.. G 06 F 11/20, опубл к ° 1984,,Авторск.>е свидетельство СССР Г 1436714, кл. G 06 Р 15/16, 1/86. (.54) ОТКРРОУСТ0ЙЧИВАЯ Bb .ЧИСЛИТЕЛЬНАЯ

СИСТЕМА (57) Изобретение относится к вычислительной технике и может быть испольовано при построении высоконадежных

Ц)) 5 " 05 K 10/00 G,06 Г 15/16

2 систем управления технологическими процессами, С целью повышения на" дежности в отказоустойчивую вычислительную систему, содержащую группу каналов управления 1, каждый из которых включает процессор управления 2, и группу каналов обмена 10, каждый из которых включает процессор обмена

11, арбитр доступа 12, блок памяти обмена 13 и блок ввода-вывода 17, дополнительно в каждый канал обмена 10 введены блок контроля обмена 14, блок входных ключей обмена 15 и группа магистральных коммутаторов 16, а в каждый канал управления 1 "блок конт-. роля процессора управления 3, блок буферной памяти 4, контроллер связи

5, блок памяти обмена 6, блок входных ключей 7, блок управления обменом 8 и блок управления прерывания".. ми 9. 1 з..п, ф-лы, 13 ил,, 3 табл.

173601"

Изобретение относится к вычислительной технике и может быть использовано для построения автоматизированных отказоустойчивых систем управления технологическими процессами.

Известна мультипроцессорная вычис лительная система, состоящая из процессорных модулей, подключенных к двум шинам межпроцессорного обмена, каждая из которых управляется контроллером шин, Для увеличения производительности системы каждый процессорный модуль, содержащий центральный процессор, память и канал вводавывода, управляет вторым микропроцес" сорным средством - двупортовым контроллером ввода-вывода, который предназначен для управления периферийными устройствами. Двупортовый контроллер подключается через свои порты и каналы ввода-вывода одновременно к двум процессорным модулям, Эта мультипроцессорная система устойчива к отказам всех составных своих частей, Недостаток этой системы состоит в том, что в ее составе существует общая резервированная часть, под управлением которой осуществляется межпроцессорный обмен. Это приводит к увеличению оборудования системы и усложнению алгоритма межпроцессорного обмена, !

Наиболее близким техническим решением является многопроцессорная система обработки данных, содержащая

k процесорных модулей, два устройства. управления шинами межпроцессорно" го обмена, блоки общей памяти, устройства управления вводом-выводом, причем каждый процессорный модуль содержит процессор, блок памяти, арбитр доступа к шинам и устройство управления прямым доступом в память, Архитектура известной многопроцессорной системы позволяет повысить производительность процессорной системы обработки данных при работе в широком диапазоне объемов обрабатываемых данных.

Недостатком известной системы является то, что в архитектуре системы . отсутствуют технические средства, позволяющие определять неисправности в работе ее отдельных узлов и при их обнаружении осуществлять реконфигурацию системы с целью перехода на резервный режим работы. Это приводит

35 к снижению надежностных показателей системы, Целью изобретения является повышение надежности системы.

Указанная цель достигается тем, что в отказоустойчивой вычислительной системе, содержащей группу каналов управления, каждый из которых включает процессор управления, и группу каналов обмена, каждый из которых содержит процессор обмена, арбитр доступа и блок памяти обмена, информационные входы-выходы которых соединены между собой,. а также блок ввода-.вывода, информационный вход-выход которого подключен к выходу-входу обмена процессора обмена, а информационный вход и информационный выход блока ввода-вывода являются одноименными входам и выходом системы, информационный вход-выход каждого канала управления группы подключен к соответствующим информационным выходам-входам всех каналов обмена группы, дополнительно в каждый канал обмена группы введены блок контроля обмена, блок входных ключей обмена и группа магистральных коммутаторов, входы строба которых подключены к выходу блока контроля обмена, а первые информационные входы"выходы являются соответствующими информационными входами-выходами канала обмена группы, вторые информационные входы-выходы магистральных коммутаторов группы подключены к информационному входу-выходу группы арбитра доступа, управляющие входы магист" ральных коммутаторов группы, арбитра доступа и блока памяти обмена подключены к соответствующим управляющим выходам процессора обмена, выход опроса которого соединен с управляющим входом блока входных ключей обмена, информационный вход которого является входом реконфигурации канала обмена группы, а выход подключен к входу информационного входа-выхода процессора обмена, вы- ход контроля которого соединен с информационным входом блока контроля обмена, а в каждый канал управления группы введены блок контроля процессора управления, блок буФерной памяти, контроллер связи, блок памяти обмена, блок входных ключей, блок управления обменом и блок управления прерываниями, причем в каж. дом канале управления группы инфор5 173601 мационный вход-выход блока управле" ния обмена являются одноименными выходом-входом канала, вход-выход обмена-контроллера связи одного канала управления группы соединен с выходом-входами обмена контроллеров связи других каналов управления группы, а информационный вход-выход бло- ка управления прерываниями каждого канала управления группы соединен с информационными выходами-входами блоков управления прерывания других каналов управления группы, выходы блоков контроля процессоров управления всех каналов управления группы

15 подключены к соответствующим разрядам информационных входов блока входных ключей всех каналов управления группы. и входов реконфигурации всех каналов обмена группы, а в каждом канале управления группы информационный вход-выходы и соответствующие выходы управленйя контроллера связи соединены с информационными выходамивходами и входами управления блока памяти обмена, блока входных ключей, . блока буферной памяти и блока уп ..равления обмена, выход готовности которого соединен с одноименным входом контроллера связи, вход-выход прерывания которого соединен с одноименным выходом-входом блока управления прерываниями, а информационный выход — к входу эталона блока контРолЯ ВХОД контРОля КОТОРОГО 35 соединен с информационным выходом процессора управления, вход-выход данных и выход управления которого соединен с одноименным выходом-входом и .входом управления блока буфер- . 40 ной памяти, 30

55

Блок управления прерываниями содержит входной регистр, узел формирования сигналов прерывания, группы входных и выходных формирователей сигналов, причем информационные входы входных формирователей сигналов группы и информационные выходы выходных формирователей сигналов груп пы образуют информационный вход-выход блока, информационный вход входного регистра и управляющий выход уз" ла формирования сигналов прерывания образуют вход-выход прерывания блока, выход входного регистра подклю. чен к информационным входам выходных формирователей сигналов группы, а выходы входных формирователей сиг8 6 налов группы подключены к соответствующим входам задания режима узла формирования сигналов прерывания.

На фиг,1 представлена блок-схема. предлагаемой. системы, на фиг,2 - схе ма, поясняющая органиэацию резервирования комплекса средств связи с внешним объектом, на фиг,3 - функциональная схема блока управления прерываниями, на фиг,4 - функциональная схема блока буферной памяти, на фиг.5 - функциональная схема блока контроля процессора управления и блока контроля обмена, на фиг,6— функциональная. схема блока управления обменом для канала управления и схема арбитра доступа для канала обмена; на фиг,7 - схема входных ключей, входных ключей обмена и магистральных коммутаторов, на фиг,Рфункциональная схема коммутатора дискретных сигналов, на фиг,9 - функциональная схема аналого-цифрового преобразователя, на фиг.10 - функциональная схема распределителя дискретных сигналов, на фиг.11 - упрощенная структурная схема алгоритма определения нового канала управ-" ления при структуре системы первого типа, на фиг. 12 - упрощенная структурная схема алгоритма канала обмена при реконфигурации системы структуры первого типа, на фиг.13 — упрощенная структурная схема алгоритма канала управления при реконфигурации систе" мы структуры второго типа, Отказоустойчивая вычислительная

-система (фиг,1) содержит группу каналов 1-1 ... 1-N управления, каждый из которых включает процессор

2 управления, блок 3 контроля процессора управления, блок 4 буферной памяти, контроллер 5 связи, блок 6 памяти обмена, блок

7 входных ключей, блок 8 управления обменом, блок 9 управления прерываниями, и группу каналов. 10"1...10-М обмена, каждый из которых содержит процессор 11 обмена, арбитр 12 доступа, блок 13 памяти обмена, блок

14 контроля обмена, блок 15 входных ключей, группу магистрагьных коммутаторов 16 и блок 17 ввора-вывода, а также шины 18 кода реконфигурации, информационные системные шины 19.и шины 20 обмена.

Блок управления прерываниями (фиг. 3) включает в себя входной . регистр 21, узел 22 формирования сиг7 17360 налов прерывания, группу выходных формирователей 23т! ... 23-К сигналов, группу входных формирователей

24-1...24"К сигналов, Блок буферной памяти (фиг. 4) включает s себя схему синхронизации, состоящую из двух одинаковых частей. Каждая часть содержит схему синхронизации, состоящую из двух одинаковых частей, каждая часть включает

10 в себя дешифратор 25 адреса (во вто" рой части 26), схемы И 27, 33, 34 (во второй части 28, 35, 36), триггер 30 (во второй части 31), шинный формирователь 29 (во второй части

32), а также блок буферной памяти включает в себя два регистра 37 и 38 адреса, выходы которых объединены по схеме ИЛИ (МпНТАЕНОЕ ИЛИ)> схему

ИЛИ 39, блок 40 памяти и два шинных

Формирователя 41 и 42, Блок контроля процессора управления и блок контроля обмена (фиг.5) включает в себя. входные ключи 43 и

44, схему 45 свертки кода по четности, схему ИЛИ 46, схему И 47, триг-. гер 48 неисправности, I

Блок управления обменом в канале управления и схема арбитра доступа ЗО в канале обмена (фиг. 6) включает в себя два независимых канала: А 54 и В 53, В состав каждого канала входят: буферные каскады 49 шины

В0-D7, логика 50 управления, логика

51 управления прерываниями, регистр

52 чтения, буФерный регистр 55, схема

56 управления процедурами приема передачи,. сдвиговый регистр 57 приемника, CRC-контроллер 58, синхронизатор 59 кадров, селектор-приемник

60, регистр 61 записи, передающий буфер 62, последовательный сдвиговый регистр 63, схема 64 логики вставления нулей, СКС-генератор 65, передатчик 66, Схема входных ключей, входных ключей обмена и магистральных коммутаторов (фиг, 7) включает в себя магистральный приемник 67, состоящий из схемы ИЛИ 69 и четырех входных согласующих элементов 68-1...

68-4, и магистральный передатчик 70, состоящий из схемы ИЛИ 72 и четырех выходных согласующих элементов 71-1...71-4, Схема коммутатора дискретных сигналов (фиг. 8) включает в себя оптоэлектронную развязку 73-1...73-п, 18 Р порты Рl.О-Р1.п и РЗ.О-Р3.m ввода однокристальной микроЭВМ 74.

Аналого-цифровой преобразователь (Фиг. 9) включает в себя порты РО.ОР1.п, Рl.".-Рl.п, Р3.1, Р3.2 однокристальной микроЭВМ 75, коммутатор . 76 аналоговых сигналов, аналого-цифровой преобразователь 77.

Распределитель дискретных сигналов (фиг. 10) включает в себя .порт

Рl,О-Рl.п однокристальной микроЭВМ

78, выходные усилители - транзисторные ключи 79-1 - 79-п, выходные реле 80-1 ... 80-п, контакты выходных реле КР-1 - КР-п.

Канал 1-1 ... 1-N управления включает в свой состав два процессорных средства - процессор 2 управления и контроллер 5 связи (фиг,l), Процессор 2 управления представляет собой центральный блок системы, под управлением которого осуществляется решение системных задач. Он по своей программе выдает через контроллер связи в каналы обмена инструкции, необходимые для управления. блоками ввода-вывода и связи с внешним объектом, а также вырабатывает инструкции для обмена между остальными каналами управления системы. Реализация

его может быть выполнена на микросхемах типа I . 1810ВМ86. Контроллер 5 связи непосредственно осуществляет обмен по системным информационным шинам 19 с каналами 10-1„, ° 10-M обмена и шинам 20 обмена с остальными каналами управления системы, Процессор 11 обмена групп каналов

10-1 ... 10-М обмена осуществляет. выполнение инструкций, полученных от каналов управления, по управлению блоками ввода-вывода, а также первичную обработку информации, полученной от внешних объектов.

Блок 3 контроля процессора управления и блок 14 контроля обмена (Фиг.l) предназначены для контроля процессора управления и контроля обмена и выработки сигнала неисправности, На фиг.5 представлена функциональная схема одного из .вариантов блока контроля, представляющего собой совокупность средств, реализующих аппаратно"программные методы контроля . Через входные ключи 43 и 44 входной код с контрольным кодом поступает на схему 45 свертки, где осу17360

I 9 ществляется свертка входного кода,, вырабатывается контрольный. код вход" ного кода и происходит сравнение вы" работанного контрольного кода с вход. ным контрольным кодом, .Сигнал не" " сравнения поступает на .первый. вход схемы ИЛИ 46, Кроме того, на входы схемы ИЛИ 46 .поступают сигналы неисправности от процессора 2 управления б и контроллера 5 связи (или процес" . сора 14 обмена).

Иикропроцессорные блоки 2, 5 и 14 (фиг, 1) охвачены аппаратно-программным контролем, при котором сигнал неисправности вырабатывается в следую4их случаях: при отсутствии расположенной в рабочей программе сбрасывающей команды в течение заданного времени, отсчитываемого. соответствующим узлом (сторожевым таймером) процессора, при контроле по реперным точкам рабочей программы, проверяющим в каждом цикле выход программы на заданный ранг, возврат к прерванному рангу, flpH тестовом контроле.

Сигнал неисправности с выхода схемы ИЛИ 46 через схему И 47 при наличии стробирующего сигнала поступает на вход триггера 48 и там запомийается., Блок 4 буферной памяти (Фиг, 1 и

4) представляет собой двупортовую память, через которую осуществляется об.мен массивами информации между процессором 2 управления и контроллером 5 35 связи (фиг. 1), Блок 4 выполняет роль псевдосинхронизатора работы обмена между блоками 4 и 5. Обращение к двупортовой памяти 4 как со стороны бло ка 2, так и со стороны блока 5 ocy-. 40 ществляется по очереди, Для исклю- чения одновременного обращения к бло.ку 4 от блоков 2 и 5 существует логи- ческая схема синхронизации, определяющая обращение к блоку 4 при одно- 45 временном запросе от блоков 2 и 5.

Перед тем, как осуществляется запись/ чтение в,двупортовую память от процессора 2 управления или контроллера 5 связи,на логическую схему син- Sp хронизации поступают сигналы "Запрос,", при этом обслуживаться будет тот, который раньше проходит, Так, при приходе первым сигнала "Запрос" от блока

2 на вход схемы И 27, выходной сигнал которой устанавливает триггер 30 в "1", Выход с единичного плеча триггера 30 является разрешающим сигналом

18 10 для процессора 2 управления при обращении к двупортовому блоку 4 памяти.

Он разрешает прохождение сигналов управления через схемы И 33 и 34. Инверсный выход - выход с нулевого плеча триггера 30 запрещает прохождение сигнала "Запрос" от контроллера 5 связи, а следовательно, запрещает обмен между блоками 5 и 4 (фиг ° 1), Процессор 2 управления опрашисает. выход единичного плеча триггера 30 через шинный Формирователь 29 и ..определяет для себя разрешение на обмен с двупортовой памятью 4, Для этого опроса на выходе дешифратора 25

После окончания обмена от блока. 2 поступает сигнал "Сброс", который устанавливает триггер 30 в исходное нулевое состояние. В результате будет разрешен обмен между блоком 5 и блоком 4 буферной памяти. Организация обмена между ними осуществляется аналогичным образом, Блок 6 памяти обмена (фиг. 1) предназначен для хранения оперативной информации, поступающей от всех групп каналов обмена, отражающей предысторию технологического процесса, а также хранит табличную информацию (табл. 1-3), которая участвует в реконфигурации системы, Блок 13 памяти обмена (фиг, 1) предназначен .для хранения оперативной информации блоков ввода-вывода и также табличной информации (табл. 1 и. 3) .

Блок 9 управления прерываниями (фиг. 1 и 3). формирует сигналы "".апрос на прерывание", который поступает в блок управления прерываниями других групп каналов управления, а также принимает сигналы "Запрос на прерывание" от других групп каналов

11 17 управления и обслуживает эти запросы в зависимости от их приоритетов исполнения. Сигнал "Запрос на прерывание", который должен поступить в другие группы каналов управления, поступает на вход входного регистра

21, а c ere выхода - на вход группы выходных формирователей 23-1...23-К.. сигналов, с выхода которых - на информационный выход блока, Прием сигналов "Запрос на прерывание" в блок управления прерываниями осуществляется с информационного входа блока на вход группы входных формирователек 24-1...24-К сигналов, а с их выхода в узел 22 формирования сигналов прерывания, В зависимости от приоритета, закрепленного за этим внешним запросом, узел формирует сигнал прерывания, поступающий в микропроцессорное средство (контроллер 5 связи).

Блок 8 управления обменом и схема арбитра 12 доступа (фиг. 1. и 6} предназначены для преобразования информации, представленной параллельным кодом и получаемой от контроллера 5 связи и процессора 11 обмена, в последовательный код, а также формирование протокола обмена, принятого для информационных. системных шин, и наоборот, прием последовательного кода с информационных системных шин и преобразование его в параллельный код для последующей выдачи его в контроллер 5 связи и процессор 11 обмена. Техническая реализация блоков 8 и 12 может быть выполнен на основе микросхемы КМ 181ЯВГ01 (возможны и другие варианты), Блок Я управления обменом и арбитр 12 доступа представляют собой многофункциональный программируемый контроллер. Обмен (режим "Запись/чтение") блока 8 (12) с блоком 5 (11) происходит по информационным шинам

D0-D7 через буферные каскады 49 (фиг,б), при этом команда "Рапись/ чтение" поступает на схему логики

50 управления. Программирование блоков 8 и 12 на определенный режим работы (прием или выдача последовательного кода в канал связи, выдача словосостояния и т,д.) осуществляется контроллером 5 связи и процессором

11 обмена в режиме "Запись". В этом случае в регистр 61 записи записывается командная информация, предназ36018 12 наченная для настройки блока .на исходный режим работы (прием/передачи информации).

В режиме "Выдача информации в канал .связи" по информационным шинам

D0-07 в буферные каскады 49 поступает информация, а на вход логики

50 управления команда "Запись". В блоке управления эта информация записывается в регистр передающего буфера 62 и под управлением информации регистра б! записи сдвигается в последовательном сдвиговом регистре

63, С выхода сдвигового регистра последовательная информация поступает в схему 64 логики вставления. нулей, которая вставляет в передаваемые данные нуль-бит после пяти следующих .2О друг за другом двоичных единиц, Передаваемые данные поступают также на вход CRC-генератора 65, где происходит подсчет контрольной последовательности, которая подставляется в конце передаваемых данных. Передаваемые данные поступают на вход передатчика бб, а с его выхода на линию T„ D (фиг,б), т,е. на информационные системные шины, Прием информации с информационных системных шин и выдачи ее в контроллер 5 связи и процессор 11 обмена происходят следующим образом, Информация s последовательном коде с системных шин поступает на вход се35 лектора-приемника 60, а с выхода его в сдвиговый регистр 57 приемника.

При прохождении принимаемых данных через селектор логика стирания нуля убирает из принимаемых данных

40 нуль-бит, следующий за пятью последовательными.двоичными единицами, Из сдвигового регистра приемника принимаемые данные поступают в буферный. регистр FIP0 55. CRC-контроллер 58

45 подсчитывает контрольную последовательность принимаемых данных. Подсчитанное значение сравнивается с

CRC-байтами, находящимися в конце принимаемого кадра, и выдается сиг50 нал ошибки, если сравнение не произошло, в схему 56 управления процедурами приема/передачи, которая синхронизируется синхронизатором 59 кадров. После окончания приема в реу гистр 52 чтения записывается текущее состояние канала, ошибки при приеме информации и сигнал завершения обмена, а кроме того, логика

1736018

51 управления прерыванием вырабатывает сигнал "Прерывание", Ввод преобразованной информации в блоки 5 и 11 можно осуществлять в режиме пре рывания или по сигналу "Готовность" в зависимости от режима, на который запрограммирован блок управления обменом. В режиме прерывания сигнал "Прерывание" с выхода логики 51 управления прерыванием (фиг.6) поступает на вход контроллера.5 связи (фиг. 1)., где.переводит рабо-. чую программу на подпрограмму приема, по которой происходит в режиме

"Чтение". прием информации от блока

8 в блок 5, P режиме считывания по сигналу "Готовность" сигнал "Прерывание" в этом случае не используется, В этом случае процессор. 11 обмена по программе периодически опрашивает в режиме "Чтение" регистр чтения арбитра 12 доступа, определяет признак того, что принятая информация с информационных системных шин блоком уже преобразована в параллельный код, и осуществляет прием преобразованной информации, Коммутатор дискретных сигналов (КДС) представлен на фиг.8 (один из вариантов). От дискретных датчи- ков информация поступает на входы оптопар 73.-1 ... 73-п, по программе однокристальная микроЭВМ 74. последовательно подключает группу выходов оптопар к порту Pl.О-Рl,п и записы/ вает в него информацию.

Аналого-цифровой преобразователь (АЦП) осуществляет преобразование аналоговых сигналов в цифровой код (фиг. 9). Аналоговые сигналы поступают на вход коммутатора 76 аналого-. вых сигналов. Однокристальная микроЭВМ 75 осуществляет выработку управляющих сигналов, подключающих аналоговые каналы, а также формирование сигнала "?апуск", который поступает на запуск АЦП 77, Выходной код с последнего поступает в порт

РО,,О-P0.п однокристальной микроЭВМ, Распределитель дискретных сигналов (PPC) предназначен для выработки управляющих воздействий для исполнительных механизмов, Информация, запомненная s порте Рl;О-Pl.n одно кристальной микроЭВМ 78, поступает на вход выходных усилителей 79 и 80, а с их выходов Крl-Kpn - на органы исполнительных механизмов, 14

Отказоустойчивая система работает следующим образом, Предлагаемая универсальная структура отказоустойчивой вычислительной системы (фиг. 1) может работать в двух режимах (первый и второй тип системы) в зависимости от решаемых задач автоматизации технологических объектов управления, Отличие первого от второго типа этой универсальнсй вычислительной системы состоит в том, что в исходном состоянии, а в дальнейшем и в режиме ее реконфигурации по-разному осуществляются связи между магистральными коммутаторами 16 групп каналов 10тl...lO-M обмена и группами каналов 1-1...1-N управления. Рассмотрим первый и второй тип этой универсальной структуры отказоустойчивой вычислительной системы.

Первый тип системы, Отказоустойчивая система первого типа предназначена для управления технологическими объектами, алгоритм управления которых технически возможно разбить на отдельные законченные части. В этом случае вычисли.тельная система обеспечивает максимальную загрузку вычислительных средств и позволяет получить максимальную производительность и наилучший способ обслуживания всех внешних устройств обслуживаемого объекта.

35 Исходная конфигурация системы первого типа такова, что все внешние устройства управляемого технологического объекта, исходя из выполняемой задачи управления, обслуживаются соответствующими группами каналов управления, количество которых N.

Исходная конфигурация системы первого типа осуществляется автоматически согласно табл,l, которая хранится в блоках памяти обмена всех .групп каналов управления и каналов обмена.

Первая графа табл, 1 представляет собой N-разрядный код реконфигурации.

В первой строчке он содержит все "1 - это исходное состояние системы, которое соответствует Исправному состоянию всех составных узлов системы, Остальные .строчки первого столбца отражают .всевозможные. сочетания неисправных процессоров управления в системе (или отдельных узлов в цепях согласно примечанию 2 к

l5

18 !6

10-Мобмена,,аследовательно,,и внешнее устройство 17, с которым он связан, будет "знать", с каким из процессоров 2 управления каналов 1-!...

1-N управления он в данный момент будет работать, В данном примере первая строка табл,! — в исходном состоянии процессор управления первой группы каналов управления связан с первым и вторым процессорами обмена, а через них с первым и вторым внешними устройствами (ВУ-1, BY-2), процессор управления второй группы каналов управления — с процессором. обмена третьей группы каналов обмена и третьим внешним устройством ВУ-3...,, процессор управления 1-группы каналов управления — с внешним устройством

BY К-l, процессор управления 1.+1 группы каналов управления - с внешним устройством BY-К..., процессор управления N-группы каналов управления - с внешним устройством ВУ-тп.

Исходя из этой информации, каждый процессор 11 обмена вырабатывает управляющие сигналы, которые воздействуют на первый управляющий вход магистральных коммутаторов 16, На второй управляющий вход поступает сигнал с выхода блока 14 контроля обмена. В случае исправной j""й "группы каналов обмена (j = 1,М) этот сигнал для этой группы является разрешающим, В результате совпадения этих двух управляющих сигналов i-й магистральный коммутатор (i = i i.)

16 в j -й группе каналов (j = М)

10-1...10-M обмена подключается к

i-й информационной системной шине

19, а через нее к соответствующей

i-й группе- канала. 1-1...1 N управления, а следовательно, к соответствующему i-му процессору 2 управления, Кроме того, и контроллер 5 связи в каждом канале 1-1...1-N управления осуществляет сравнение входного кода реконфигурации с табличным согласно табл.1. В результаты сравнения каждый контроллер 5 связи определяет, с какими внешними устройствами будет работать связанный с ним через блок 4 буферной памяти процессор 2 управления и через блок 4 GyФерной памяти передает ему эту информацию, После этого процессор 2 управления в каждой группе каналов

1-1...1-N управления системы "знает", какие внешние устройства он в дан50

17360 табл, 1) . В остальных графах табл,1 указаны номера процессоров управления, обслуживающих в заданный момент j --е (j=l,М) внешнее устройство (BY) a соответствии с определенным

5 кодом реконфигурации, Таким образом, табл. 1 определяет распределение внешних устройств между процессорами управления в зависимости от их работоспособности, Исходное распределение внешних устройств между системными процессорами.(первая строка табл, 1) и перераспределение их при отказах систем- 15 ных процессоров, отраженное в табл, l, приведены как пример для пояснения °

При конкретной реализации системы эти графы табл. 1 могут содержать. другую информацию и определяться 2р конкретным алгоритмом управления объектом, Организация исходной конфигурации системы (фиг. 1) происходит за счет подключения процессоров 1! обмена 2д групп каналов 10-!... 10-M обмена через магистральные коммутаторы 16 к соответствующим информационным системным шинам 19, а через них к блокам 8 управления обменом групп каналов 1-1...1-N управления, Это про30 исходит автоматически следующим образом.

При включении питания i.-й блок 3 контроля (i = 1,N) определяет исправность i-й группы канала управления Ы

1-i и выставляет íà i-ю шину 18 кода реконфигурации код, соответствующий

"1" при исправной работе и соответствующий "0" при неисправной работе.

При исправности во всех группах ка- 41 налов управления на шинах кода реконфигурации будут все "1". Это соответствует первой строчке табл, 1, Этот код реконфигурации с шин 18 кода реконфигурации поступает через блок

7.входных ключей в контроллер 5 связи всех групп каналов 1-1...1-N управления, а через блок 15 входных ключей обмена в процессор ll обмена всех групп каналов 10-1...10-М обмена, Процессор 2 управления и процессор 11 обмена осуществляют сравнение принятого кода реконфигурации с кодами реконфигурации, соответствующими табл,1, которые хранятся в блоках 6 и 13 памяти обмена, В результате сравнения кодов каждый из M процессоров 11 обмена каналов 10-1...

60.1 8 18

Отказоустойчивая вычислительная система первого типа работает следующим образом, Информация от объекта через блок 17 ввода поступает на обработку в процессор 11 обмена j-й группы каналов обмена ()=Г Й) 10- 1...

10-М, который осуществляет предварительную обработку информации для

15 последующей передачи ее в процессор

2 управления канала 1-1...1-И управ35

17 173 ный момент будет обслуживать, т.е. .Ъ определяется ветвь программы, по которой он в данный момент будет работать, Кроме того, этот код реконфигурации сообщает процессорам 2 уп,равления всех групп каналов 1-1,., 1-N управления, кто из них в данный момент будет "главным", Эта информация представлена, в табл, 2 и хранится в блоках 6 памяти всех групп каналов управления (примечания, относящиеся к табл, 1, имеют место и в табл,2), "Главный" -й (i=1,N) процессор управления осуществляет управление обменом между всеми группами каналов управления через контроллер 5 связи и шины 20 обмена.

В данном примере согласно табл,2 20 в исходном состоянии "главным" процессором управления будет процессор управления первой группы каналов управления. Таким образом, исходя из ранее заложенной в блоках памяти информации, соответствующей табл.1 и 2, автоматически при включении питания осуществляется начальная конфигурация системы первого типа, Для повышения надежностных характеристик каналов обмена в этой системе первого типа (фиг. 1). можно подключать каналы обмена к внешнему объекту резервированным способом (фиг, 2) . При этом резервирование каналов обмена можно организовать двумя способами. Первый способ - горячий (нагруженный) резерв.

В этом случае один канал обмена (фиг. 2) является рабочим,а остальные резервные каналы обмена своими информационными входами и информационными выходами подключены к тому же внешнему объекту, но находятся в горячем (нагруженном) резерве. Второй способ - это способ дублирования или троирования, В этом случае.все каналы обмена (дублированные, троированные) своими. информационными входами и информационными выходами, подключенные к. одному внешнему объекту, являются рабочими„ Процессор 2 управления i-го канала уп.равления (i=1,N) по очереди обращается к ним, "-атем процессор 2 управления по программе осуществляет сравнение информации, полученной .от резервированных каналов обмена, В случае несравнения (среди резервированных каналов обмена ест,ь неисправный) процессор 2 управления. i-й. группы каналов управлений программным способом исключает к нему обращение по i-й (i=1 И) информационной системной шине 19, и в блок 3 контроля управления посылает сигнал неисправности. ления. Каждый процессор 2 управления

i"é группы каналов управления (i

=1, Й) последовательно опрашивает все процессоры 11 обмена, с которыми он должен работать согласно табл, 1 (первая строка). Обмен между ними происходит под управлением контроллера 5 связи этой же i-й группы канала управления,. который связан с процессором 2 управления через блок 4 буферной памяти. Контроллер 5 связи в i-й группе каналов управления через блок 8 управления обменом подключен к i-й информационной системной шине 19, к которой подключена согласно табл. 1 i-я группа магистральных коммутаторов 16 соответствующей 1-й группы каналов связи (j=1,>!), Выход магистрального коммутатора 16 через арбитр 12 доступа подключен к информационным входам процессора 11 обмена. Для организации обмена между i-u каналом управления и j -м каналом обмена предварительно процессор ? управления i-й группы канала управления передает через блок ч буферной памяти контроллеру 5 связи инструкции, которые содержат адрес внешнего устройства согласно табл. 1, код команды "Выдача/прием", код передава" емой информации и дополнительную служебную информацию: длину выдаваемого массива, начальный адрес массива и т,д. Эта информация под управлени ем контроллера 5 связи и блока Ь управления обменом преобразовывается в определенный формат интерфейса, принятый для обмена по информационной системной шине 19.

Преобразованная инструкция поступает на i-й информационную системную шину 19 (фиг, 1), а с нее через соответствующий магистральный комму19

173 татор в арбитр 12 доступа. В последнем принятая инструкция преобразуется1 в информацию, соответствующую форматам системы команд процессора 11 обмена j --й группы каналов обмена и передается на его информационный вход. Процессор 11 обмена принимает эту информацию и расшифровывает ее.

При коде команды "Выдача" принятую информацию от процессора 2 управления он,с помощью блоков lj вывода преобразовывает в управляющие сигналы, которые поступают на.информационные выходы системы, а с них.на управление внешним объектом. При коде команды "Прием" процессор 11 обмена

j-й группы каналов обмена (j=l,М) по программе осуществляет передачу информации из блока 13 памяти обмена в арбитр 12 доступа для преобразования ее в формат интерфейса, принятого для обмена по информационной системной шине 19 (фиг, 1), Считанная информация из блока памяти обмена представляет собой входную информацию от внешнего объекта, обработанную по соответствующей программе процессором 11 обмена. .Входная информация от внешнего объекта поступает в процессор 11 об" мена с информационных входов системы через блок 17 ввода, Информация из арбитра 12 доступа через соответствующий магистральный коммутатор 16 поступает в i-ю информационную системную шину, а с нее в блок 8 управления обменом i-й группы каналов управления для последующего преобразования ее в формат, принятый в системе команд контроллера 5 связи, Контроллер 5 связи через блок 4 буфернои памяти передает ее для последующей обработки s процессор 2 управления, Принятая от )-й группы (1=1,И) каналов обмена информация обрабатывается процессором 2 управления 1 и группы кана