Устройство для контроля микропроцессорной системы

Устройство для контроля микропроцессорной системы

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой вычислительной технике и может быть использовано при проектировании самоконтролирующихся микропроцессорных систем. Целью изобретения является повышение достоверности контроля функционирования микропроцессорной системы за счет обеспечения контроля числа циклов и последовательност,и циклов любой выполняемой команды, принадлежащей алфавиту микропроцессоров (INTEL, 8Q80, К580, ИКЗО). Устройство содержит кодопреобразователь 1, первый 3 и второй 4 счётчики, первый регистр 6, сумматор 8, первый блок 9 сравнения, триггер 12, первый 14, второй 15 и третий 16 элементы ИЛИ, первый 17, второй 18, третий 19, четвертый 20 и пятый 21 элементы И. В устройство с целью повы« Ј VI СО & СА Ш1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G ОБ F 11/26

ГОСУДАРСТВЕННЫЙ КОМИТЕ1

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4827308/24 (22) 21.05.90 (46) 30 05.92. Бюл. hh 20 (71) Московское приборостроительное конструкторское бюро "Восход" (72) В.А.Ткаченко, Г.Н,Тимонькин, Г,И.Худошин, С.Н,Ткаченко, В.С.Харченко и С.С.Мощи цкий (53) 681.3{088.8) (56) Авторское свидетельство СССР

М 765809, кл. 6 06 F 15/00, 1980.

Патент Великобритании N 2065939, кл. G 06 F 11/30, I980, Авторское свидетельство СССР

ЬЬ 1221655, кл. 0 06 Г 11/26, 1986.

Коффрон Дж. Технические средства микропроцессорных систем. — М.: Мир, 1983, с. 146-169.

Самофалов К;Г. и др. Микропроцессоры. — Киев: Техника, 1986, с. 24-45.,, Ы,„1737453 А1 (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ (57) Изобретение относится к цифровой вычислительной технике и может быть использовано при проектировании самоконтролирующихся микропроцессорных систем, Целью изобретения является повышение достоверности контроля функционирования микропроцессорной системы за счет обеспечения контроля числа циклов и последовательности циклов любой выполняемой. команды, принадлежащей алфавиту микропроцессоров ((NTEL, 8080, К580, ИКЗО). Устройство содержит кодопреобразователь 1, первый 3 и второй 4 счетчики, первый регистр 6, сумматор 8, первый блок

9 сравнения, триггер 12, первый 14, второй

15 и третий 16 элементы ИЛИ, первый 17, второй 18, третий 19, четвертый 20 и пятый

21 элементы И. В устройство с целью повыI

1737453

50 нии числа тактов в цикле команды на элемент И 22, элемент ИЛИ 15 — для обьешения достоверности контроля дополнительно введены второй 2 кодопреобразователь, третий счетчик 5, второй регистр 7, второй блок 10 сравнения, мультиплексор

Изобретение относится к цифровой вычислительной технике и может быть использовано при проектировании самоконтролирующихся микропроцессорных систем (МПС).

Цель изобретения — повышение достоверности контроля функционирования микропроцессорной системы путем обеспечения контроля числа циклов и последовательности циклов любой выполняемой команды, принадлежащей алфавиту микропроцессоров указанных типов.

На фиг, 1 приведена функциональная схема устройства; на фиг. 2 — приведены временные диаграммы, поясняющие работу устройства.

Устройство содержит первый 1 и второй

2 преобразователи, первый 3, второй 4 и третий 5 счетчики, первый 6 и второй 7 регистры, сумматор 8, первый 9 и второй 10 блоки сравнения, мультиплексор 11, триггер 12, одновибратор 13, первый 14, второй

15 и третий 16 элементы. ИЛИ, первый 17, : второй 18, третий 19, четвертый 20, пятый

21, шестой 22 и седьмой 23 элементы И, первый 24 и второй 25 элементы задержки, группу информационных входов 26 устройства для подключения к шине данных микропроцессорной системы, группу информационных входов 27 устройства для подключения к шине адреса микропроцессорной системы, группу управляющих входов 28 устройства, являющуюся шиной управления микропроцессорной системы, тактовый . вход 29 устройства для подключения к первому тактовому выходу (Ф1} микропроцессорной системы, тактовый вход 30 устройства для подключения к второму тактовому выходу (SYNC) микропроцессорной системы, информационнь и вход 31 устройства для подключения к шестому выходу шины данных микропроцессорной системы, тактовый вход 32 для подключения к третьему тактовому выходу (Ф2) микропроцессорной системы, вход 33 мультиплексора

11, являющийся входом сигнала МЕМР группы входов 28 устройства, вход 34 мультиплексора 11, являющийся входом сигнала

МЕЬИЧ группы входов 28 устройства, вход . 35 мультиплексора 11, являющийся входом сигнала 1/OR группы входов 28 устройства, 5

11, одновибратор 13, шестой 22 и седьмой

23 элементы И,. первый 24 и второй 25 элементы задержки. 2 ил. 2 табл. вход 36 мультиплексора 11, являющийся входом. сигнала 1/OW группы входов 28 устройства, выход 37 устройства, являющийся выходом сигнала сбоя (отказа) микропроцессорной системы.

Позицией 15.1 обозначен сигнал на первом выходе элемента ИЛИ 15; позицией

15.2- сигнал на втором входе элемента ИЛИ

15; 15.3 — сигнал на третьем входе элемента

WIN 15.

Кодопреобразователь 1 предназначен для определения по коду слова состояния процессора соответствующего ему числа тактов в цикле команды и по коду команды— числа циклов в команде, кодопреобразователь 2 — для формирования по коду команды и номера текущего цикла кода управляющих сигналов на мультиплексор 11 для идентификации типа цикла, сигнала разрешения сравнения априорного и текущего адресов в текущем цикле, кода числа невыполненных циклов текущей команды, сигнала коррекции в счетчике. 4 кода числа тактов первого цикла группы команд. Счетчик 3 считает числа реализованных в команде циклов, счетчик 4 — числа реализованных в цикле тактов, счетчик 5 определяет номер текущего цикла выполняемой команды. Регистр 6 фиксирует код команды. Сумматор 8 вычисляет априорный адрес s текущем цикле выполняемой команды по коду адреса команды и коду приращения. Блок 9 сравнения сравнивает код адреса в текущем цикле команды с априорно вычисленным, блок 10 сравнения формирует единичный сигнал об изменении числа циклов в текущей команде в первом такте по сигналу Ф1 в цикле выборки кода команды. Мультиплексор 11 коммутирует один из сигналов (MEMR, MEMW, 1/OR, 1/OW) в соответствии с кодом на управляющих входах на первый счетный вход счетчика 3 реализованных циклов, Триггер

12 формирует сигнал сбоя (отказа) объекта контроля, одновибратор 13 — сигнал сбоя (отказа) на адРесной шине микропроцессора в текущей команде по переднему фронту сигнала несравнения с блока 9 сравнения, Элемент ИЛИ 14 предназначен для формирования управляющего сигнала об измене1737453 динения сигналов о сбое(отказе) при выполнении текущей команды на информационный вход триггера 12, элемент ИЛИ 16 — для объединения управляющих сигналов с вы- 55 ходов элементов И 19 и 20 на синхровход триггера 12, Элемент И 17 формирует уп равляющие сигналы на синхровход счетчика 4 и элемента И 19, элемент И 18 — управляющий сигнал на второй счетный вход счетчика 4, элемент И 19- управляющий сигнал на регистры 6 и 7, счетчики 3 и 5, синхровход триггера 12 через элемент ИЛИ 16 и разрешающий вход блока 10 сравнения, а также сигнал запрета на инверсный вход элемента 5

И 22, элемент И 20 формирует сигнал фиксации результата контроля в триггере 12 в первом такте по заднему фронту сигнала

Ф2 каждого цикла команды,-элемент И 21— управляющий сигнал на сравнение адресов 10 в блоке 9 сравнения с учетом переходных процессов на элементах устройства, элемент И 22 — сигнал об изменении числа тактов в цикле на третий вход элемента ИЛИ

15, элемент И 23 — сигнал коррекции кода 15 числа тактов в счетчике 4 в первом цикле команды.

Злемент 24 задержки предназначен для задержки сигнала SYNC, поступающего на первый вход элемента И 23, второй вход 20 элемента И 21 и разрешающий вход мультиплексора 11 на время 1,75 такта машинного цикла, элемент 25 задержки — для задержки управляющего сигнала на синхровходы регистров 6 и 7, счетчика 3 и установочный 25 вход счетчика 5 на время 0,75 такта машинного цикла команды, Предлагаемое устройство при проверке правильности функционирования микропроцессорной системы, построенной на ба- 30 зе микропроцессоров типа К580 ИК31, INTEL 8080 или других аналогичных, работает следующим образом.

Кодопреобразователи 1 и 2 являются комбинационными схемами, их структура и 35 работа определяются таблицами истинности. Примеры таблиц истинности кодопреобразователей 1 и 2 для различных типов команд приведены соответственно в табл. 1 и2; 40

В предлагаемом устройстве контроль и ра вил ьности фун кционирования. мик ропроцессорной системы осуществляется следующим об разом, Устройство начинает функционировать 45 после перехода микропроцессора к. выполнению первой. команды программы. В ис-. ходном состоянии все элементы памяти находятся в нулевом состоянии (входы установки в "0" не показаны). 50

В первом такте каждого цикла текуц .й команды на шине адреса микропроцессора выставляется код адреса, по которому происходит обращечие в данном цикле к внешнему устройству, а на шине данных мик ропроцессора (группа информационных входов 26 устройства) — появляется код слова состояния процессора. По коду слова состояния процессора в кодопреобразователе 1 априорно определяется число тактов в текущем цикле. Код числа тактов в цикле, уменьшенный на единицу, с второй группы выходов кодопреобразователя 1 подается на группу информационных входов счетчика 4 и фиксируется в нем по заднему фронту сигнала F1 = SYNC(cD1 с выхода элемента И 17. Первый цикл каждой команды соответствует выборке кода команды из памяти. При этом в коде слова состояния, в шестом разряде устанавливается единица, соответствующая сигналу М1 — идентифицирующему цикл выборки кода команды. Сигнал М1 поступает на вход 31 устройства, являющийся вторым входом элемента И 19, и разрешает прохождение через последний сигнала F1 = =SYNC(©1 с выхода элемента И 17. Единичный сигнал F2

= SYNC(M1$©1 с выхода элемента И 19 подается на инверсный вход элемента И 22, запрещая формирование единичного сигнала на его выходе, сигнал F2 подается также на управляющий вход блока 10 сравнения. разрешая выдачу результата сравнения кодов реализованного и априорного чисел циклов на информационный вход триггера

12 через элемент ИЛИ 15. Через элемент

ИЛИ 16 сигнал F2 подается на синхровход триггера 12, Так как начальное состояние всех элементов памяти устройства — нулевое, результат сравнения кодов в блоке 10 сравнения — нулевой, следовательно, в триггере 12 подтверждается нуль, "видетельствующий об отсутствии сбоя, Кроме гого, сигнал F2 с выхода элемента И 19 задерживается в элементе задержки 25 на время 0,75 такта машинного цикла, —,е. до выставления из памяти на шину данных кода команды в конце второго такта первого цикла плюс время переходных процессов в кодопреобразователе 1, По заднему фронту задержанного сигнала F2 в регистре 6 фиксируется код адреса выборки кода команды с группы входов 27, в регистре 7 — код команды с группы информационных входов

26 устройства. в счетчике 3 — код числа циклов в выполняемой команде. априорно сформированный на первой группе выходов кодопреобразователя 1 из кода команды.

Э тим же сигналом F2 счетчик 5 устанавливается в нулевое состояние. B третьем такте

1737453 цикла элементом И 18 формируется сигнал

F3 - SYNC5D1. По переднему фронту этого сигнала на втором счетном входе счетчика 4 код числа тактов в счетчике 4 уменьшается на единицу. В каждом последующем такте код в счетчике 4 по положительному перепаду уменьшается на единицу. В третьем такте цикла на выходе задержки 24 формируется задержанный сигнал SYNC. Сигнал с выхода элемента 24 задержки подается на управляющий вход мультиплексора 11, а на группу управляющих входов мультиплексора 11 в этот момент поступает код на выбор для коммутации входа 33 сигнала MEMR. В третьем такте сигнал MEMR с входа 33 группы управляющих входов 28 подается на счетный вход счетчика 3. По положительному перепаду этого сигнала код в счетчике 3 уменьшается на единицу. В первом цикле команды на выходах счетчика 5 формируется нулевой код приращения к адресу на вторую группу входов сумматора 8, поэтому по сигналу не управляющем входе блока 9 сравнения в третьем такте цикла результат сравнения является нулевым, одновибратор 13 остается в неактивизированном состоянии. Таким образом, в следующем цикле подтверждается работа . МПС без слоев на шине адреса. Во втором такте первого цикла команды в счетчике 4 фиксируется код, равный трем. Для команд, первый цикл которых выполняется за пять тактов, в четвертом такте первого цикла по отрицательному перепаду задержанного в элементе задержки 24 сигналу SYNC u единичному сигналу на втором выходе кодопреобразователя 2 в элементе И 23 формируется сигнал коррекции кода числа тактов, По отрицательному перепаду сигнала коррекции на первом счетном входе счетчика 4 код числа тактов тактов увеличивается на единицу.

Если текущая команда выполняется за один цикл, то по окончании его начинается выполнение первого цикла следующей команды. По положительному переходу сигнала Ф1 в первом такте первого цикла следующей команды код в счетчике 4 уменьшается в очередной раз единицу и в счетчике 4 должен установиться нулевой код, Я этом случае на выходе элемента ИЛИ 14 формируется нулевой сигнал, который поступает на первый вход элемента И 22. На инверсном входе элементе И 22 отсутствует сигнал запрета, следовательно. нулевой сигнал с выхода элемента ИЛИ 14 «epes элемент И 22 и элемент ИЛИ 15 подается на информационный вход триггера 12. По отрицательному перепаду сигнала Ф2 в первом такте нулевой сигнал на информационном

30 ле трехбайтовой команды на выходах счетчика 5 формируется код приращения на вторую группу входов сумматора &, равный

40

50 12 этот единичный сигнал фиксируется и на выходе 37 устройства формируется сигнал сбоя микропроцессорной системы.

Допустим. что произошел сбой в МПС и изменилась последовательность циклов в

55 текущей команде . При этом мультиплексор

11 в каждом цикле текущей команды настра- ивается на коммутацию определенного вхо10

15 входе триггера 12 фиксируется и подтверждает отсутствие изменения числа тактов в цикле предыдущей команды, После выполнения предыдущей команды в счетчике 5 нулевой код не изменяет, по нему на третьей группе выходов кодопреобразователя формируется нулевой код. В счетчике 3 после вычитания единицы в третьем такте остается нулевой код. Во втором такте первого цикла следующей команды по сигналу Ф1 на управляющий вход блока 10 сравнения нулевые коды, поступающие с кодопреобразователя 2 и счетчика 3, сравниваются. Нулевой результат сравнения поступает через элемент ИЛИ 15 на информационный вход триггера 12, по отрицательному пере" паду сигнала Ф1 фиксируется в нем, подтверждая отсутствие изменения числа циклов и их последовательности в предыдущей команде.

Если текущая команда выполняется более чем за один цикл, то контроль числа циклов и их последовательности осуществляется в первом цикле следующей команды.

Кроме проверки числа тактов в каждом цикле, числа циклов и их последовательности, в выполняемой команде контролируется изменение адреса команды одно-, двух- и трехбайтовой структуры. Так, во втором цикединице, а в третьем цикле- двум. Полученный на выходе суммарный априорный адрес соответствует текущему адресу на .группе входов 27 устройства.

Рассмотрим работу устройства при сбое, в результате которого изменяется число.тактов в цикле либо число циклов, либо последовательность циклов в команде.

Допустим, что произошел сбой в МПС и число тактов в текущем цикле изменилось.

При этом в первом такте следующего цикла в момент формирования сигнала Ф2 на входе 32 устройства в счетчике 4 код не равен нулю, На выходе элемента ИЛИ 14, а следовательно, и на выходе элементов И 22 ИЛИ

15 присутствует сигнал единицы. По отрицательному перепаду сигнала Ф2 в триггере да. Сигнал на счетный вход счетчика 3 может поступить. только с выбранного входа в мультиплексоре 11. Если сигнал в этот мо1737453 10 мент находится.на невыбранном входе, то следующей команды. По сигналу F2 с выхоон не поступает на счетчик 3 и код в нем не да элемента И 19 на выходе блока 10 сравуменьшается на единицу в текущем цикле нения формируется нулевой сигнал команды. По завершении выполнения ко- сравнения,которыйфиксируетсявтриггере мандывсчетчике3остается код,неравный 5 12поотрицательномуспадусигналаР2,При нулю, и в первом такте первого цикла следу- этом на выходе 37 устройства подтверждающей команды по сигналу F2 в блоке 10 ется состояние отсутствия сигнала сбоя сравнения формируется единичный сигнал, МПС. При выполнении команды условного который фиксируется в триггере 12 по отри- перехода за пять циклов контроль числа выцательному перепаду сигнала F2. Таким об- 10 полненных циклов осуществляется в перразом, в триггере 12 сформируется сигнал вом такте первого цикла следующей сбоя МПС на выход 37 устройства. команды, Предположим, что произошел сбой в Ф о р и у л а и з о б р е т е н и я

МПС и, как результат, изменилось. число Устройство для контроля микропроцесциклов в текущей команде. При этом число 15 сорнойсистемы,содержащеекодопрвобравычитаемых единиц из кода в счетчике 3 зователь. первый и второй счетчики, равно числу циклов трансформированной регистр, сумматор, блок сравнения, триггер, команды и не соответствует коду в счетчике первый, второй и третий элементы ИЛИ и

3 и как результат, в первом такте первого первый-пятый элементы И, причем группа цикла следующей команды в блоке 10срав- 20 информационных входов устройства для нения формируется единичный сигнал на подключения к шине данных микропроцес. информационный вход триггера 12 через сорной системы является группой входов элемент ИЛИ 15. По отрицательному пере- кодопреобразователя, первая и вторая паду сигнала Е2 в триггере 12 зафиксирует- группы выходов которого соединены с групсяединицаиформируетсясигналсбояМПС 25 пами информационных входов соответстна выход 37 устройства. венно первого и второго счетчиков, группа

Кроме того, любое несравнение априор- информационных выходов второго счетчика но сформированного и текущего адресов в соединена с входами первого элемента блоке 9 сравнения формирует единичный ИЛИ, группа информационных входов устсигнал на вход одновибратора 13. По поло- 30 ройства для подключения к адресной шине жительному перепаду сигнала несравнения микропроцессорной системы является групна выходе одновибратора 13 формируется пой информационных входов регистра и

J единичныи сигнал на информационный. первой группой информационных входов вход триггера 12 через элемент ИЛИ 15 до блока сравнения, группа выходов регистра момента фиксации в первом такте следую- 35 соединена с первой группой входов суммащего цикла. В триггере 12 по отрицательно- тора, группа выходов которого соединена с му перепаду сигнала Ф2 в первом такте второй группой входов блока сравнения, следующего цикла фиксируется единица и тактовый вход устройства для подключения формируется сигнал сбоя МПС на выход 37 к первому тактовому выходу микропроцесустройства. 40 сорной системы соединен с первым входом

При выполнении команд условного пе- первого элемента И, тактовый вход устройрехода со стековой адресацией контроль ства для подключения к второму выходу числа циклов в устройстве осуществляется микропроцессорной системы — с вторым либо после третьего, либо после пятого цик- входом первого элемента И, выход которого лов команд. Если условный переход не вы- 45 соединен с синхровходом второго счетчика, полняется по указателю стека, то контроль выход триггера является выходом неиспчисла циклов осуществляется после третье- равности устройства, о т л и ч а ю щ е е с я

ro цикла, в противном случае- после пятого. тем, что, с целью повышения достоверноB счетчике 3 при выборе кода команды фик- сти контроля, в него введены второй косируется число пять. После выполнения 50 допреобраэователь, третий счетчик, трех цикловсчетчике3 находится числодва, второй регистр, второй блок сравнения, т.е, на вторую группу входов блока 10 срав- мультиплексор, одновибратор, шестой и нения поступает код, не равный нулю. Ана- седьмой элементы И, а также первый и втологичйый код, равнь и двум, формируется в рой элементы задержки, причем группа интретьем цикле команды и на первой группе 5 формационных входов устройства для . входов блока 10 сравнения с третьей группы подключения к шине данных микропроцесвыходов кодопреобразователя 2. Если ус- сорной системы соединена с группой инловный переход по указателю стека не вы- формационных входов .второго регистра, полняется, то команда завершается эа три группа выходов которого соединена с втоцикла. Следующий цикл - цикл выборки рой группой входов второго .кодопреоб1737453 раэователя, группа выходов первого счетчика — с второй rpynnoA входов второго блока сравнения, выход которого соединен с вторым входом второго элемента

ИЛИ, управляющие входы устройстве для 5 подключения к шине управления микропроцессорной системы соединены с информационными входами мультиплексоре, выход которого соединен со счетным входом первого счетчика, первая группа выхо- 10 дов второго кодопреобразоватвля соединена с rpynnoA управляющих входов мультиплексора, вторая группа выходов второго кодопреобразователя — с первой группой входов .второго флока сравнения, 15 первый выход второго кодопреобразователя — с первым входом пятого элемента И, выход которого соединен с управляющим входом первого блока сравнения, выход первого блока сравнения соединен с вхо- 20 дом одновибратора, выход одновибраторес первым входом второго элементе ИЛИ, выход которого соединен с информационным входом триггера, второй выход второго кодопреобрэзователя соединен с вторым 26 входом седьмого элемента И, выход которого соединен с первым входом второго счетчика. тактовый вход устройства для подключения к первому тактовому выходу,,микропроцессорной системы соединен с 30 пряиыи входом второго элементе И, выход которого соединен с вторым счвтиыи входом второго счетчике, тактовый входустройства для подключения к второму тактовому входу микропроцессорной системы соедиHBH с инверсным входом второго элемента

И. счетным входом третьего счетчика..первым входом четвертого элемента И и через первый элемент задержки с первым входом седьмого элемента И. управляющим входом мультиплексора и вторым входом пятого элемента И, выход четвертого элемента И соединен с вторым входом третьего элемента ИЛИ, выход которого соединен синхровходои .триггере, информационный вход устройства для подключения к одному из выходов шины денных микропроцессорной системы соединен со вторым входом третьего элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, управляющим входом второго блока сравнения, инверсным входои шестого элемента И и черве второй элемент задержки с синхровходаии первого и второго регистров, первого сче чике и установочным входом третьего счетчике, тактовый вход устройства для подключения к третьему тактовому выходу микропроцессорной системы соединен с вторым входом четвертого элемента И, выход nepsoro элемента И вЂ” с первым входом третьего элемента И, группа информационных выходов третьего счетчика соединена с первой rpynncN входов второго кодопреобразоветвля и второй группой входов сумматора, выхад первого элемента ИЛИ соединен с первым входом шестого элементе И, выход которОго соединен с третьим входом второго элемента ИЛИ.

1737453

26

Вход

Выход 1

0001

001

011 оиааввв

11J 11001

00vw000f

00ddd110

00111010

010

100

00100010

101

01111ъм0001

1 1чч0001

11011011

011

010

f f0t0f f0

00110100

010

О11

11001101

101

11011100

101

011

11011000

011

0 1

010

f 1msKf 1

Код команды

Код слова состояния

Oi00O010

00000";00

10О00 f 110

00О10000

01О00010

00000100

Тдб»л и в„а 1

Выходы кодопрсобра" зователя 1

011

011

011

010 . 010

011

011

OiO

011

011

011

011

011

011

011

011

019

011

ОМО

011

010

1737453

Таблица

Выходы кодопреобразователя 2 т

Код коивнды Код номера Группа цикла

1 Группа 2

Вых. 2

ОИИввв

11111001

00vw000I

00ddd11O

0011! 010

00100010

11 люо!01

I I vw0001

11011011

11G1O11O

С0110100

11001101

1101 I 100

11011000

1 ImsKI I

I 1O11000

I ImsKI I

001

000

О

001

010

01

Входы кодопреобразователя 2

0G1

001

ОСО

011

О!О

011

001

011

001

001

00!

001

001

001

0 10

011

100 . 000

001

011

OCO

001

001

011

OG1

OlO

000

1О

01

00 .

O.l

01

01

01

CO

ОО

ОО

О!О

01

01

01

01

01

01

О0

01

01.

01

01

01

ООС

GOO

001

001

011

001

G1l

001

ООО

00;

001

С 1 О

001

001

001

010:

001

011

001

01;

ОО!

010 001

G00

001

01С

001

G10

001

0"0

010

1

1

1

1

О

1

О

О

О

О

О

О

1

1

l

1

О

1

1

О

О

1

1 л

О

О

О

О

О

С

О

О

1

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

1

О

О

О

О

О

О

О

1 и н

О

О

О

О

О

О

С

1737453

° 21

32

4 г

Контроль Ъондроль числоаокеоВ число циклод

Составитель А. Сошкин

Редактор Л, Пчолинская Техред М.Моргентал Корректор M. Шароши

Заказ 1892 Тираж Подписное

8НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-36, Раушская наб.. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина. Ù1