Фазовый синхронизатор

Фазовый синхронизатор

Иллюстрации

Показать все

Реферат

 

Сущность изобретения: устройство содержит входную шину 1, n-фазный генертатор 2,инвертор3,две группы из п элементов И 4.1-4.п, 5.1-5.п, две группы из п триггеров D-типа 6.1-б.п, 7.1-7.П, n-канальные коммутаторы 8, 9, выходную шину 11 с соответствующими связями. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з Н 03 К 5/135

ГОСУДАРСТВЕННЫЙ КОМИТЕТ пО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Риг,7

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4813154/21 (22) 26.02.90 (46) 07.06.92. Бюл. М 21 (71) Научно-исследовательский институт бытовой радиоэлектронной аппаратуры (72) Л.В. Вариченко, В.А. Буткевич, В.И. Кодров и С.Г. Шульгин (53) 621.374(088.8) (56) Авторское свидетельство СССР

М 1256176, кл, Н 03 К5/135, 1985.

Авторское свидетельство СССР

М 1443147, кл. Н 03 К 5/135, 1987. Ы 1739491 Al (54) ФАЗОВЫЙ СИНХРОНИЗАТОР (57) Сущность изобретения; устройство содержит входную шину 1, и-фазный генертатор 2, инвертор 3, две группы из и элементов

И 4.1 — 4.п, 5.1 — 5.п, две группы из и триггеров

О-типа 6.1 — 6.п, 7.1 — 7,п, и-канальные коммутаторы 8, 9, выходную шину 11 с соответствующими связями. 3 ил.

1739491

Изобретение относится к импульсной технике и может быть использовано для формирования сигналов синхронизации при приеме данных в вычислительные системы, функционирующие в асинхронном режиме, Известны устройства для фазовой синхронизации вычислительных систем, работа которых основана на использовании многофазных тактовых последовательностей и сравнении фаз каждой из тактовых последовательностей с.входным сигналом.

Недостатком известных устройств является ограниченность функциональных возможностей, Наиболее близким к предложенномуявляется фазовый синхронизатор, содержащий группу из D-триггеров, блок задержки, состоящий из (n-1)-го последовательно соединенного элемента задержки, и-канальный коммутатор, выход которого соединен с выходной шиной, информационный вход первого канала — с шиной тактового сигнала и с входом блока задержки, выходы элементов задержки которого соединены с информационными входами, начиная с второго, и-канального коммутатора. и шину синхросигнала, S-входы каждого из О-триггеров соединены с шиной синхросигнала, С-входы каждого из D-триггеров соединены с информационными входами соответствующих каналов и-канального коммутатора, управляющие входы которого соединены с инверсным входом соответствующего триггера, с прямым выходом и с D-входом предыдущего триггера, при этом прямой вход и

D-вход п-го триггера соединены с vlHBepc",ûM выходом первого триггера.

Нвдостатком известного синхронизатора является ограниченность функциональных возможностей устройства из-за возможности подавления помех на входе устройства.

Цель изобретения — повышение помехоустойчивости за счет обеспечения фильтрации входных импульсов по длительности, Поставленная цель достигается тем, что в фазовый синхронизатор, содержащий пфазный генератор, выходы которого соединены с С-входами соответствующих триггеров первой группы из и триггеров 0типа, первый и-канальный коммутатор, входную и выходную шины, введены вторая группа из п триггеров D-типа, второй и-канальный коммутатор, инвертор, элемент

ИЛИ, первая и вторая группы из и элементов И каждая, выходы которых соединены с

R-входами соответствующих триггеров соответственно первой и в.орой групп из п триггеров, инверсный выход каждого i-го

55 (где i=1, 2„... и) из которых соединен с соответствующим входом каждого, кроме i-го, элемента И своей группы из и элементов И, прямые выходы каждого триггера первой и второй группы из п триггеров соединены с первыми входами соответствующих каналов соответственно первого и второго и-канальных коммутаторов, вторые входы соответствующих каналов первого и-канального коммутатора соединены с 0входами триггеров первой группы из и триггеров, с входной шиной и с входом инвертора, выход которого соединен с вторыми входами соответствующих каналов второго и-канального коммутатора и с Dвходами триггеров второй группы из и-триггеров, С-входы каждого из которых соединены с соответствующими выходами инвертора, причем третьи входы каждого из и каналов первого и-канального коммутатора объединены с третьими входами соответствующих каналов второго и-канального коммутатора и соединены каждый с (j+k)-м по модулю и выходом и-фазного генератора, где j-порядковый номер канала, k — величина, пропорциональная длительности бита входных данных, при этом выходы первого и второго и-канальных коммутаторов соединены с соответствующими входами элемента ИЛИ, выход которого соединен с выходной шиной, На фиг. 1 представлена структурная схема фазового синхронизатора; на фиг, 2— временные диаграммы его работы: а — сигнал на входной шине; б-д — сигналы на первом, втором, третьем и и-м выходах ифазного генератора; е, ж — сигналы на прямых выходах соответственно второго и первого триггеров D-типа первой группы; з— сигнал на выходе первого и-канального коммутатора; и, к — сигналы на прямых выходах соответственно второго и третьего триггеров О-типа второй группы; л — сигнал на выходе второго п-канального коммутатора; м — сигнал на выходной шине; на фиг. 3— схема синхронизатора для n=4.

Фазовый синхронизатор (фиг, 1) состоит из входной шины 1, и-фазного генератора

2, инвертора 3, первой и второй групп из и элементов И 4,1„„,4п 5.1,.„,5n соответственно каждая, первой и второй групп из и триггеров D-типа 6.1,...,6n и 7,1,...,7n соответственно каждая, первого 8 и второго 9 и-канальных коммутаторов, элемента ИЛИ

10 и выходной шины 11, Сущность изобретения заключается в следующем.

Так как при передаче информации в последовательном коде длительности сигналов высокого и низкого уровней несут оп1739491

55 ределенн ый логический смысл (кодовые комбинации "Лог, 1" и "Лог.0"), их длительности должны быть фиксированными. Однако вследствие неидеальности каналов связи и воздействия помех могут происходить девиация фазы и длительности импульсов, а также появление помех в виде импульсов или "врезок" различной длительности.

Фильтрация импульсов по длительности достигается фиксацией импульсов, длительность которых достаточна для определения принимаемого бита информации ("Лог. 1" или "Лог, 0"). Это осуществляется путем введения необходимой задержки во времени на выводтактирующего импульса, которая равна где т — длительность импульса в тактовой последовательности одной фазы;

k — количество т, пропорциональное длительности импульса, достаточной для устойчивого чтения бита информации.

Величина k для различных частот входных данных определяется экспериментально (обычно, k = n/2, где n — количество используемых многофазных тактовых последовательностей при длительности сходных передаваемых импульсов t<= n . r).

Этим обусловлено и введение второй группы из и элементов И, п триггеров D-типа и второго и-канального коммутатора (так как требуется тактирование сигналов низкого уровня).

Фазовый синхронизатор работает следующим образом, При поступлении сигнала на входную шину 1 и информационные входы триггеров

D-типа первой 6.1„.„6,п и второй 7.1„.„7,п групп под воздействием многофазных последовательностей с выходов п-фазного генератора 2 происходит переключение

О-триггера, на информационный вход которого поступает сигнал высокого уровня и который тактируется последовательностью, фаза которой наиболее близка к фронту поступившего сигнала.

Подробно работа синхронизатора рассматривается на примере работы первых групп из (n-1)-входовых элементов И, 0триггеров и первого и-канального коммутатора.

При поступлении входного сигнала (фиг, 2а) включается О-триггер 6.2, так как он тактируется последовательностью (фиг.

2в), фаза которой наиболее близка к фронту поступившего сигнала и разблокируется первый и-канальный коммутатор 8. При

40 этом прямой, выход триггера 6,2 переключается в состояние "Лог. 1" (фиг. 2е), а инверсный — в состояние "Лог. 0", что приводит к появлению логического "0" на выходах элементов И 4,1,.„.4.п (кроме элемента 4,2) первой группы и блокировке О-триггеров

6.1,...,6.п (кроме триггера 6,2) первой группы по R-входу, Через время, определяемое величиной К на выход первого и-канального коммутатора 8 с (2+k)-выхода и-фазного генератора 2 (фиг. 2д) через второй канал поступает тактирующий импульс (фиг. 2з), так как на двух его входах присутствуют логические "1".

При изменении полярности входного сигнала ("Лог. 0". фиг. 2а) первый и-канальный коммутатор 8 блокируется, а триггер

D-типа 6,2 переключается в исходное состояние ("Лог. 0" — на прямом выходе и "Лог. 1" — на инверсном), что приводит к появлению логической 1 на выходах всех и элементов И

4.1,...,4.п первой группы и разблокированию всех триггеров D-типа 6.1, „6 п первой группы. Т,к. фаза следующего сигнала высокого уровня смещается (фиг, 2а), то переключается D-триггер 6.1 (фиг. 2ж) и блокируются триггеры D-типа 6,2„...6.п первой группы, В итоге на выход первого и-канального коммутатора проходят импульсы с (1+k)-выхода ифазного генератора 2 (фиг. 2з). Так как длительность импульса на входной шине 1 равна длительности двух бит. то на выход первого и-канального коммутатора 8 проходит два тактирующих импульса (фиг. 2з).

Блокировка третьего тактирующего импульса осуществляется входным сигналом по первым входам первого и-канального коммутатора 8. Изменение полярности входного сигнала приводит к новому переключению триггера 6.1 и раэблокировке триггеров 6.2,...,6.п первой группы.

Работа элементов И 5.1, .„5,п и триггеров 0-типа 7,1„„„7.п второй группы и второго и-канального коммутатора 9 происходит аналогично, Отличие заключается лишь в том. что привязка по фазе осуществляется к логическому "0" входного сигнала, так как на О-входы триггеров 7.1,...,7,п входной сигнал подается через инвертор 3 (фиг. 2и — л).

Выходная синхронная тактовая последовательность(фиг. 2м) выводится на выходную шину 11 посредством двухвходового элемента ИЛИ 10.

Таким образом, за счет осуществления фильтрации входного сигнала по длительности достигается повышение помехоустойчивости устройства, 1739491 е

Ll

При этом положительный эффект от использования изобретения определяется важностью принимаемой информации и затратами на ее восстановление при искажениях, вносимых устройством считывания за счет синхронизации.

Формула изобретения

Фазовый синхронизатор, содержащий п-фазный генератор, выходы которого соединены с С-входами соответствующих триггеров первой группы из и триггеров D-типа, первый и-канальный коммутатор, входную и выходную шины, отл ича ющи и с я тем, что, с целью повышения помехоустойчивости за счет обеспечения фильтрации входных импульсов по длительности, в него введены вторая группа из и триггеров D-типа, второй и-канальный ко .мутатор, инвертор, элемент ИЛИ, первая и вторая группы из п элементов И каждая, выходы которых соединены с R-входами соответствующих триггеров соответственно первой и второй группы из и триггеров, инверсный выход каждого i-го, где i=1,2,....N, из которых-соединен с соответствующим входом каждого. кроме i ãî, элемента И своей группы из и элементов И, прямые выходы каждого триггера первой и второй группы из и триггеров соединены с первыми входами соответствующих каналов соответственно первого и второго и-канальных коммутаторов, вторые

5 входы соответствующих каналов первого иканального коммутатора соединены с Dвходами триггеров первой группы из п триггеров, с входной шиной и с входом инвертора, выход которого соединен с вторы10 ми входами соответствующих каналов второго и-канального коммутатора и с 0входами триггеров второй группы из п триггеров, С-входы каждого из которых соединены с соответствующими выходами

15 генератора, причем третьи входы каждого из и каналов первого и-канального коммутатора обьединены с третьими входами соответствующих каналов второго п-канального коммутатора и соединены каждый с (j+k)-им

20 по модулю R выходом и-фазного генератора, где j — порядковый номер канала, k — величина, пропорциональная длительности бита входных данных, при этом выходы первого и второго и-канальных коммутаторов соеди25 нены с соответствующими входами элемента ИЛИ, выход которого соединен с выходной шиной.

1739491

45

Составитель В.Кодров

Техред М,Моргентал Корректор О.ципле

Редактор А.Козориз

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 у Ф) Заказ 2009 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35, Раушская наб., 4/5