Многоканальный программируемый преобразователь код-фаза

Многоканальный программируемый преобразователь код-фаза

Иллюстрации

Показать все

Реферат

 

Изобретение относится к импульсной технике и автоматике и может быть использовано в автоматизированных системах управления технологическими процессами для генерации импульсных последовательностей по п каналам с высокой разрешающей способностью формирования фазового сдвига. Цель изобретения - повышение быстродействия преобразования. МногокаИзобретение относится к импульсной технике и может быть использовано в автоматизированных системах управления технологическими процессами для генерации импульсных последовательностей по п каналам с высокой разрешающей способностью формирования фазового сдвига. Известен многоканальный генератор импульсов, содержащий генератор тактовых импульсов, логические элементы И, реверсивный счетчик, (п+1) каналов формирования последовательностей, принальный программируемый преобразователь код-фаза содержит генератор тактовых импульсов, г каналов формирования последовательностей, шину установки исходного состояния, делитель частоты, мультиплексор , регистр, шину Лог.1, двунаправленную шину адреса-данных, шину управления, шину адреса, блок управления , шину выбора блока памяти, п/2 блоков памяти, п/2 устройств управления, п двунаправленных шин данных, п/2 шин передачи кода периода. Выполнение устройства согласно изобретению позволяет реализовать многоканальный программируемый преобразователь код-фаза, ориентированный на использование совместно с микро- ЭВМ и позволяющий осуществлять формирование фазосдвинутых сигналов, требующих высокой частоты смены фазового сдвига, что достигается путем использования блоков памяти с последовательной записью и параллельным считыванием, а также применением алгоритма эффективного кодирования. 4 з.п. ф-лы, 7 ил. чем каналы с 1-го по n-й содержат блок элементов И, триггер, регистр памяти, блок сравнения, а (п+1) канал содержит блок элементов И, триггер, регистр памяти, блок сравнения, блок ключей. Недостатками указанного устройства являются невысокая максимально возможная скорость смены информации о временных параметрах сигналов, связанная с необходимостью регулярной записи информации в регистры памяти каждого из п каналов и зависящая от числа каналов п, а также VI fcb к ю ю 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4789142/24 (22) 06.02.90 (46) 23.06.92. Бюл. t4 23 (71) Московский институт электронной техники (72) О.Б.Малежин, С.Е.Ахулков, Н.О,Крыликов, И.А.Лапинский и Д;Л,Преснухин (53) 681.325 (088.8) (56) Авторское свидетельство СССР

N 1166291, кл. Н 03 К 13/20, 1985.

Авторское свидетельство СССР

N. 1485407; кл. H 03 М 1/82, Н 03 К 3/84, 1987. (54) МНОГОКАНАЛЬНЫЙ ПРОГРАММИРУЕМЫЙ ПРЕОБРАЗОВАТЕЛЬ КОДА-ФАЗА (57) Изобретение относится к импульсной технике и автоматике и может быть использовано в автоматизированных системах управления .технологическими процессами для генерации импульсных последователь.ностей по и каналам с высокой разрешающей способностью формирования фазового сдвига. Цель изобретения — повышение быстродействия преобразования. МногокаИзобретение относится к импульсной технике и может быть использовано в автоматизированных системах управления технологическими процессами для генерации импульсных последовательностей по и каналам с высокой разрешающей способностью формирования фазового сдвига.

Известен многоканальный генератор импульсов,. содержащий генератор тактовых импульсов, логические элементы И, реверсивный счетчик, (п+1) каналов формирования последовательностей, при(я)ю Н 03 M 1/82; Н 03 К 3/84 нальнь|й программируемый преобразователь код — фаза содержит генератор тактовых импульсов, и каналов формирования последовательностей, шину установки исходного состояния, делитель частоты, мультиплексор, регистр, шину "Лог.1", двунаправленную шину адреса-данных, шину управления, шину адреса, блок управления, шину выбора блока памяти, n/2 блоков памяти, n/2 устройств управления, и двунаправленных шин данных, n/2 шин передачи кода периода. Выполнение устройства согласно изобретению позволяет реализовать многоканальный программируемый преобразователь код-фаза, ориентированный на использование совместно с микроЭВМ и позволяющий осуществлять формирование фазосдвинутых сигналов, требующих высокой частоты смены фазового сдвига, что достигается путем использования блоков памяти с последовательной записью и параллельным считыванием, а также применением алгоритма эффективного кодирования. 4 з.п. ф-лы, 7 ил. чем каналы с 1-го по и-й содержат блок элементов И, триггер, регистр памяти, блок сравнения, а (и+1) канал содержит блок элементов И, триггер, регистр памяти,. блок сравнения, блок ключей.

Недостатками указанного устройства являются невысокая максимально возможная скорость смены информации о временных параметрах сигналов, связанная с необходимостью регулярной записи информации в регистры памяти каждого из и каналов и зависящая от числа каналов и, а также

1742998

15

25

35

50 возможность возникновения сбоев при смене информации из-за того, что моменты записи информации в регистры памяти не синхронизированы с работой каналов формирования последовательностей.

Известен также многоканальный преобразователь кода во временной интервал, содержащий генератор импульсов, распределитель каналов, реверсивный счетчик, блок сравнения, запоминающее устройство, и элементов И, и триггеров.

Недостатком указанного устройства является невозможность изменения информации о временных интервалах более чем по одному из и каналов в каждом цикле считывания запоминающего устройства, а следовательно, невозможность использования указанного преобразователя при требовании высокой скорости смены информации.

Наиболее близким к заявляемому по технической сущности и достигаемому результату является многоканальный программируемый преобразователь код-фаза, содержащий генератор тактовых импульсов, регистр памяти, реверсивный счетчик, счетный триггер, и каналов формирования последовательностей, и элементов ИЛИ—

НЕ, шину данных, шину строба данных, регистр данных, шину состояний и шину строба состояний, регистр состояний, шину установки исходного состояния, делитель частоты, мультиплексор, регистр адреса мультиплексора, дешифратор, триггер, три элемента ИЛИ-НЕ, два инвертора, элемент

2И вЂ” ИЛИ вЂ” НЕ, счетчик периодов, шину

"Лог.1", при этом каждый канал формирования последовательностей с первого по и-й содержит регистр памяти, схему сравнения, счетный триггер, элемент 2И-ИЛИ вЂ” НЕ и инвертор, шина "Лог.1" присоединена к первому входу мультиплексора, второй вход которого присоединен к выходу генератора тактовых импульсов и к входу делителя частоты, t выходов которого соединены c входами мультиплексора с третьего по (т+2)-.й вход, h адресных входов которого соединены с выходами регистра адреса мультиплексора.

Недостатком известного устройства является ограниченная частота изменения информации в каждом из каналов формирования последовательностей, зависящая от скорости передачи информации из внешнего устройства в регистры памяти каналов, которая не может превышать предельного, сравнительно низкого значения, определяемого применяемым интерфейсом связи, а также от числа каналов формирования последовательностей и уменьшающаяся при увеличении числа каналов и;

Целью изобретения является повышение быстродействия.

Указанная цель достигается тем, что в многоканальный программируемый преобразователь код — фаза, содержащий генератор тактовых импульсов, выход которого соединен с входом делителя частоты и первым информационным входом мультиплексора, второй информационный вход которого является шиной логической единицы, информационные входы с третьего по (I+2)-й включительно соединены с соответствующими из t выходов делителя частоты, адресные входы подключены к соответствующим выходам регистра, а выход соединен с первым входом синхронизации блока управления, входы установки адреса которого подключены к шине адреса, первый выход первой группы выходов соединен с тактовым входом регистра, входы стробв адреса и сигнала записи являются соответственно входными шинами строба адреса и сигнала записи, а вход установки исходного состояния, являющийся входной шиной установки исходного состояния, обьединен с одноименными входами и каналов формирования последовательностей, выходы которых являются соответствующими информационными выходными шинами, введены двунаправленная шина адресов-данных, n/2. устройств управления и n/2 блоков памяти, первые и вторые вход-выходы данных i-го блока памяти, где = 1, 2,..., n/2 соответственно соединены с соответствующими входами-выходами данных 2ii-ro и (2 i-1)-го каналов формирования последовательностей, выходы соединены с соответствующими входами группы входов.2+го и (2 ° i — 1)-ro каналов формирования последовательностей, а третьи входы-выходы данных объединены с соответствующими входами-выходами данных блока управления и соединены с соответствующими входами-выходами двунаправленной шины адресов-данных, являющейся входно-выходной шиной адресов-данных, первый выход делителя частоты соединен с первыми входами синхронизации и/2 блоков памяти и вторым входом синхронизации блока управления, второй выход первой группы выходов которого соединен с входами пуска

n/2 устройств управления и с первыми входами пуска и/2 блоков памяти, выходы с третьего по восьмой включительно первой группы выходов блока управления соединены соответственно с входами строба периодов, записи-чтения, записи адреса, строба адреса, инкрементации адреса и выбора кристалла n/2 блоков памяти, вход сброса первого из которых обьединен с входами

1742998 сброса остальных (n/2-1) блоков памяти, регистра, с входами установки исходного состояния и/2 устройств управления и с входом установки исходного состояния блока управления, третий вход синхронизации 5 которого соединен с вторым входомделителя частоты, йервый вход синхронизации объединен с входами синхронизации n/2 устройств управления и с вторыми входами синхронизации п/2 блоков памяти, выходы 10 с девятого по двенадцатый включительно первой группы выходов блока управления соединены соответственно с входами строба данных и каналов формирования последовательностей, с входами первого строба 15 данных n/2 устройств управления, вторыми входами пуска n/2 блоков памяти и входами второго строба данных n/2 устройств управления, выход окончания ввода-вывода первого блока памяти объединен с одноименными 20 входами остальных (n/2 — 1) блоков памяти и подключен к одноименному входу блока управления, выходы с первого по и/2-й второй группы выходов которого соединены с входами выбора канала соответствующего блока 25 памяти, (n/2+1)-й и (и/2+2)-й выходы второй группы выходов блока управления соответственйо соединены с первыми входами управления направлением передачи п/2 блоков памяти, выход и вход чтения 30 блока управления являются соответственно выходной шиной сигнала ответа и входной шиной чтения, информационные входы регистра соединены с соответствующими входами-выходами двунаправленной шины 35 адресов-данных, выходы с первого по четвертый i-ro устройства управления соединены соответственно с входами записи 2+го и (2.i — 1)-го и с входами сравнения 2.!-го и (2x

xi — 1)-го каналов формирования последова- 40 . тельностей, выходы старших разрядов которых соединены соответственно с первым и вторым. входами старших разрядов устройства управления.

Кроме того, блок управления содержит 45 два селектора адреса, двухканальный программируемв и таймер, три элемента ИЛИ—

НЕ, два элемента ИЛИ, восемь регистров сдвига, четыре триггера, регистр периода, счетчик периода, четыре инвертора, четыре 50 элемента 2И, элемент 2И вЂ” HE, мультивибратор, при этом вход. сброса таймера подключен к входам сброса регистров сдвига с первого по восьмой, триггеров с первого по третий, регистра периода, мультивибрато- 55 ра, к второму входу второго элемента 2И и является входом сброса блока управления, входы адреса-данных первого и второго се- лектора адреса соединены между собой, с входами-выходами данных таймера, с входами данных регистра периода и являются входами-выходами адреса-данных блока управления, первый вход-выход, адреса-данных подключен к установочным входам первого и четвертого триггеров, входы строба адреса, считывания и записи первого селектора адреса соединены с соответствующими входами второго селек-. тора адреса и являются входами управления блока управления с первого по третий соответственно, выход ответа первого селектора адреса соединен с выходом. ответа второго селектора адреса и является выходом ответа.блока управления, адресные входы пер- вого и второго селекторов адреса являются соответственно первой и второй группой входов установки адреса,. выход записи первого селектора адреса подключен к установочному входу первого регистра сдвига, к вторым входам элементов ИЛИ вЂ” НЕ с первого по третий и к вторым входам первого и второго элементов ИЛИ, вход готовности соединен с выходом первого сдвигового регистра, первый, второй, четвертый и пятый выходы выборки кристалла подключены к первым входам соответственно первого и второго элементов ИЛИ-НЕ, второго элемента ИЛИ, третьего элемента ИЛИ вЂ” НЕ, третий выход выборки кристалла соединен с первым входом первого элемента ИЛИ и является пятым выходом первой группы сигналовуправления, выходзаписи второгосе- . лектора адреса соединен с входом записи двухканального программируемого таймера и является выходом (n/2+1)-го разряда второй группы сигналов управления, вход готовности подключен к выходу первого элемента 2И, выход чтения соединен с вхо1 дом чтения таймера и является выходом (n/2+2)-го разряда второй группы сигналов управления, выходы выборки кристалла с первого по n/2 являются соответственно выходами (1...(п/2)) разрядов второй группы

Сигналов управления, выходы выборки кристалла с ((n /2)+1)-го по ((п/2)+3)-й подключены соответственно к входам выборки кристалла таймера с первого по третий, первый синхровход которого соединен с выходом четвертого элемента 2И, второй синхровход подключен к первому выходу этого же таймера и к установочному входу второго регистра сдвига, вход сброса второго канала соединен с выходом второго элемента 2И и со входом сброса четвертого триггера, второй выход подключен к установочному входу третьего регистра сдвига, выход готовности соединен с первым входом первого элемента 2И, второй вход которого подключен к выходу четвертого инвертора, вход которого является тринадцатым разря1742998

55 ментов ИЛИ и является первым входом указания направления передачи, первый вход четвертого элемента ИЛИ соединен с вторы дом первой группы сигналов управления, выходы первого элемента ИЛИ-НЕ, первого триггера, первого элемента ИЛИ, первого инвертора, второй выход второго регистра сдвига, выход пятого регистра сдвига, пер- 5 вый и второй выходы .шестого регистра сдвига и выход седьмого регистра сдвига являются соответственно первым, четвертым, шестым-двенадцатым выходами первой группы сигналов управления, прямой 10 выход четвертого триггера и выход второго элемента ИЛИ подключены соответственно к второму входу четвертого элемента 2И и к установочному входу второго триггера и являются соответственно вторым и третьим 15 выходами первой группы сигналов управления, выходы второго и третьего элементов

ИЛИ-НЕ соединены с синхровходами соответственно первого и четвертого триггеров,,синхровход второго триггера подключен к 20 синхровходам третьего триггера, первого, второго и третьего регистров сдвига и является первым синхровходом блока управления, синхровход восьмого регистра сдвига является вторым синхровходом блока уп- 25 равления, синхровход счетчика периода подключен к синхровходам пятого, шестого, седьмого регистров сдвига и является третьим синхровходом блока управления, вход разрешения счета счетчика периода соеди- 30 нен с инверсным выходом четвертого триггера, входы данных подключены к выходам данных регистра периода, вход записи соединен с установочным входом мультивибратора и с выходом третьего элемента 2И, 35 выход индикации нулевого.состояния подключен к первому входу третьего элемента

2И, второй вход которого соединен с выходом третьего триггера, установочный вход которого подключен к инверсному выходу 40 второго триггера и к входу записи регистра периода, первый выход второго регистра сдвига соединен с входом первого инвертора, третий выход подключен к входу второго инвертора, выход которого соединен суста- 45 новочным входом четвертого регистра сдвига, синхровход которого подключен к выходу восьмого регистра сдвига, выходы с первого по третий соединены с установоч ными входами соответственно пятого, шес- 50 того. и седьмого регистров сдвига, первый выход третьего регистра сдвига подключен к входу третьего инвертора, выход которого соединен с вторым входом элемента 2ИНЕ, первый вход которого подключен к второму выходу третьего регистра сдвига, а выход соединен с первым входом второго элемента 2И, прямой и инверсный выходы мультивибратора подключены соответственно куствновокному входу восьмого регистра сдвига и к первому входу четвертого элемента 2И. Каждый из блоков памяти содержит три магистральных приемопередатчика, тринадцать элементов ИЛИ, элемент

ИЛИ-НЕ, инвертор, четыре элемента ЗИ. два регистра сдвига, три триггера, элемент

2И-НЕ с открытым коллектором, два элемента 2И, регистр периода, счетчик периода, счетчик адреса, два оперативных запоминающих устройства, внутреннюю двунаправленную шину данных, при этом вход сдброса первого регистра сдвига подключен к входам сброса второго регистра сдвига, первого и второго триггеров, регистра периода, счетчика адреса и является входом сброса блока памяти, первый двунаправленный канал передачи данных первого магистрального приемопередатчика является входами-выходами данных блока памяти, первая группа сигналов управления подключена к составным частям блока памяти, при этом вход сброса третьего триггера является входом первого пуска, первый вход второго элемента ИЛИ соединен с третьими входами первого и второго элементов ЗИ и является входом строба периода блока памяти, входы записи-считывания первого .и второго оперативных запоминающих устройств объединены между собой и являются входами записи-счйтывания блока памяти, вход записи счетчика адреса соединен с вторым входом первого элемента ЗИ и является входом записи адреса блока памяти, второй вход второго элемента ЗИ подключен к первому входу элемента ИЛИ вЂ” HE и является входом строба адреса блока памяти, первый вход двенадцатого элемента ИЛИ является входом инкрементации адреса блока памяти, вторые входы третьего и четвертого элементов

ЗИ соединены между собой и являются входом выбора кристалла блока памяти, синхровход третьего триггера является входом второго пуска блока памяти, выход элемента 2И-НЕ с открытым коллектором является выходом завершения ввода-вывода, вторая группа сигналов управления подключена к составным частям блока памяти так, что первый вход первого элемента ЗИ соединен с первым входом первого элемента ИЛИ, с вторыми входами пятого и шестого элементов

ИЛИ и является входом выбора канала, первый вход второго элемента ЗИ подключен к вторым входам седьмого и тринадцатого элеми входами первого и третьего элементов

ИЛИ и является вторым входом указания

1742998

10 направления передачи блока памяти, синхровходы первого и второго регистров сдвига, первого и второго триггеров объединены между собой и являются первым синхровходом блока памяти, синхровход счетчика периода является вторым синхровходом блока памяти, вход выборки кристалла первого магистрального приемопередатчика соединен с выходом первого элемента ЗИ, первый вход указания направления передачи подключен к выходу второго элемента ЗИ, второй. вход указания направления передачи соединен с выходом четвертого элемента

ИЛИ, второй двунаправленный канал передачи данных подключен к внутренней двунаправленной шине данных, выход

"Выполнено" соединен с первыми входами третьего и седьмого элементов ИЛИ, с вторыми входами второго элемента ИЛИ и элемента ИЛИ вЂ” НЕ, выход которого подключен к второму входу двенадцатого элемента

ИЛИ, выход которого соединен с синхровходом счетчика адреса, входы данных которого соединены с входами данных регистра периода, первыми двунаправленными каналами передачи данных второго и третьего магистральных приемопередатчиков и внутренней двунаправленной шиной данных, выходы, кроме старшего разряда, подключены к адресным входам первого и второго оперативного запоминающего устройства, выход старшего разряда соединен с первым входом шестого элемента ИЛИ и с входом инвертора. выход которого подключен к первому входу пятого элемента ИЛИ, выход которого соединен с вторыми входами восьмого, десятого элементов ИЛИ и с входом выборки кристалла третьего магистрального приемопередатчика, второй двунаправленный канал передачи данных которого подключен к входам-выходам второго оператйвного запоминающего устройства и является второй группой выходов данных блока памяти, второй вход указания направления передачи подключен к второму входу указания направления передачи второго магистрального приемопередатчика и к первому выходу второго регистра сдвига, первый вход указания направления передачи соединен с выходом седьмого элемента

ИЛИ.и с первым входом указания направления передачи второго магистрального приемопередатчика, вход выборки кристалла которого соединен с вторыми входами девя- того и одиннадцатого элементов ИЛИ и с выходом шестого элемента ИЛИ, второй двунаправленный канал передачи данных подключен к входам-выходам. гервого оперативного запоминающего устройства и является первой группой выходов данных блока памяти, выход "ВыпОлнено" соединен с первым входом первого элемента 2И, второй вход которого подключен к выходу "Выполнено" третьего магистрального

5 приемопередатчика, выход соединен с вторым входом четвертого элемента ИЛИ и с первым входом тринадцатого элемента

ИЛИ, выход которого подключен к установочному входу первого регистра сдвига, 10 первый выход которого соединен с первыми входами восьмого и девятого элементов

MJlM, второй выход подключен к второму входу элемента 2И-HE с открытым коллектором, первый вход которого соединен с

15 выходом третьего элемента ИЛИ, выход первого элемента ИЛИ подключен к установочному входу второго регистра сдвига, второй выход которого соединен с первым входом десятого элемента ИЛИ и с первым входом

20 одиннадцатого элемента ИЛИ, выход которого подключен к третьему входу четвертого элемента ЗИ, первый вход котордго соединен с выходом девятого элемента ИЛИ, выход подключен к входу выборки кристалла пер25 ваго оперативного запоминающего устройства, вход выборки кристалла второго оперативного запоминающего устройства соединен с выходом третьего элемента ЗИ, первый и третий входы которого подключе30 ны соответственно к выходам восьмого и девятого элементов ИЛИ. выход второго элемента ИЛИ соединен с установочным входом первого триггера, инверсный выход которого подключен к синхровходу регистра

35 периода и к установочному входу второго триггера, инверсный выход которого соединен с вторым входом второго элемента 2И, первый вход которого подключен к выходу индикации нулевого состояния счетчика пе40 риода, выход соединен с входом записи счетчика периода, вход разрешения счета которого подключен к инверсному выходу третьего триггера, входы данных соединены с выходами данных регистра периода, выхо45 ды данных являются группой выходов передачи кода периода блока памяти, Каждый из каналов формирования последовательностей содержит регистр памяти, регистр фазовращателя, схему сравнения, счетный

50 триггер .: инвертор, при этом вход сброса регистра памяти соединен с входами сброса регистра фазовращателя и счетного триггера и является входом установки исходного состояния канала, входы данных регистра

55 памяти являются входами данных канала, синхровход регистра памяти является входом строба данных канала, выход старшего разряда является выходом старшего разряда канала, выходы данных, кроме старшего разряда, подключены к входам данных реги1742998 преобразователя код — фаза; на фиг.2 — функциональная схема устройства управления; на фиг.3 — функциональная схема блока памяти; на фиг.4 — функциональные схемы каналов формирования последовательностей и устройства управления каналами формирова- ния последовательностей; на фиг.5- временные диаграммы режима начального программирования преобразователя; на фиг.6 — временные диаграммы режима формирования фазосдвинутых последовательностей; на фиг.7 — временные диаграммы работы каналов формирования" последовательностей и устройств управления каналами.

Преобразователь (фиг.1) содержит генератор 1 тактовых импульсов, и каналов 2 формирования последовательностей, шину

3 установки исходного состояния, делитель

4 частоты, мультиплексор 5, регистр 6, шину

"Лог,1" 7, двунаправленную шину 8 адресаданных; шину 9 уйравления, шину 10 адреса, блок 11 управления, шину 12 выбора блока памяти, п/2 блоков 13 памяти, n/2 устройств 14 управления каналами формирования последовательностей, и двунаправленных шин 15 данных, n/2 шин 16 передачи кода периода. Выход генератора 1 тактовых импульсов соединен с вторым входом мультиплексора 5 и входом делителя 4 частоты, t выходов которого соединены с входами мультиплексора 5 с третьего по (1+2)-й вход, первый вход мультиплексора прйсоединен к шине "Лог.1", h адресных входов соединейы с выходами. регистра 6, выход 5.1 соединен с третьим синхровходом блока 11 управления, с вторыми синхровхо5 дами блоков памяти 13 ...13п/г, с синхровходами устройств 14 ...14 ц управления, с третьим синхровходом блока 11 управления, второй синхровход которого соединен с вторым выходом 4.2 делителя частоты, первый синхровход подключен к первому

45 стра фазовращателя, синхровход которого является входом записи канала, выходы данных соединены с второй группой входов схемы сравнения, первая группа входов которой является группой входов передачи кода периода, вход разрешения сравнения является входом сравнения канала, выход подключен к синхровходу счетного триггера, установочный вход которого соединен со своим инверсным выходом и входом ин- 10 вертора, выход которого является выходом

Uk канала с номером k, Каждое из устройств управления каналами формирования последовательностей содержит шесть триггеров, пять инверторов, два элемента ИЛИ вЂ” НЕ, 15 два элемента ЗИ, четыре элемента 2ИИЛИ вЂ” НЕ, при этом вход первого инвертора является входом установки исходного состояния устройства. управления, второй вход первого элемента ЗИ соединен с вторым входом второго элемента ЗИ и является синхровходом устройства управления, вход сброса первого триггера является входом пуска устройства управления, синхровход соединен с синхровходом третьего триггера, с вторым входом второго элемента ИЛИ-HE с входом третьего инвертора и является входом первого строба данных фазовращателя, вход пятого инвертора соединен с вторым входом первого элемента ИЛИ вЂ” НЕ и является входом второго строба данных фазовращателя, синхровход второго триггера подключен к входу второго инвертора, к вто. рому входу второго элемента 2И-ИЛИ-НЕ и является первым входом старшего разряда устройства управления, синхровход пятого триггера соединен с входом четвертого инвертора, с третьим входом четвертого элемента 2И вЂ”,ИЛИ вЂ” НЕ и является вторым входом старшего разряда устройства управления, выход первого триггера подключен к первым входам первого и второго элементов ЗИ, третьи входы которых соединены соответственно с выходами первого и третьего элементов 2И вЂ” ИЛИ-НЕ, выходы являются соответственно четвертым и третьим выходами устройства управления, выход первого инвертора подключен к первым входам первого и второго элементов ИЛИ- .

НЕ, выходы которых соединены с входами 50 сброса соответственно второго, третьего, пятого, четвертого, шестого триггеров, выход второго триггера соединен с первым входом пьрвого элемента 2И-ИЛИ-НЕ, второй вход которого подключен к выходу третьего триггера и к второму входу третьего элемента 2И вЂ” ИЛИ-НЕ, третий и четвертый входы соединены между собой и с выходом четвертого триггера, синхровход которого подключен к выходу второго инвертора и к третьему входу второго элемента 2И-ИЛИ.-НЕ, первый вход которого соединен с выходом пятого инвертора и с четвертым входом четвертого элемента 2ИИЛИ-НЕ, выход является первым выходом устройства управления, четвертый вход соединен с выходом третьего инвертора и с вторым входом четвертого элемента 2ИИЛИ вЂ” НЕ, выход которого. является вторым выходом устройства управления, первый вход соединен с выходом четвертого инвертора и с синхровходом шестого триггера, выход которого подключен к третьему и четвертому входам третьего элемента 2ИИЛИ-НЕ, первый вход которого соединен с выходом пятого триггера, На фигг1 приведена функциональная схема многоканального программируемого

1742998 выходу 4.1 делителя 4 частоты и к первым ми входов передачи кода периода каналов синхровходам блоков 131„.13 / памяти. 2, имеющих нечетные и четные номера, кажвход сброса соединен с шиной 3 установки дое из устройств 14 управления каналами исходного состояния, с входом сброса ре- формирования последовательностей соедигистра 6, с входами установки исходного 5 неносдвумя каналами2формирования посостояния каналов 21...2П формирования по- следовательностей, при этом выходы следовательностей, с входами установки ис- старшего разряда каналов 2, имеющих неходного состояния устройств 14>...14п/д четные и четные номера, соединены соотуаравления каналами формирования после- ветственно с первыми и вторыми входами довательностей, с входами сброса блоков 10 старших разрядов устройства 14 управле131...13 / памяти, входы-выходы адреса- ния каналами, выходы с первого по четверданных. подключены кдвунаправленной ши- тый каждого из устройств управления не 8 адреса-данных, входам-выходам каналами подключены соответственно к данных блоков 131;..13пд.памяти и к Ь ин-. входам записи каналов 2 с нечетными и четформационным входам регистра 6, входы 15 ными номерами и к входам сравнения канауправления с первого по третий соединейы лов 2 с четными и нечетными номерами, с соответствующими разрядами шины 9 уп- выходы каналов формирования последоваравления,выходответаподключенкчетвер- . тельностей 2 являются выходами преобра. тому разряду шины 9 управления, входы зователя. установки адреса подключены к шине 10 20 блок 11 управления (фиг.2) содержит адреса, первая группа сигналов управления два селектора 17 и 18 адреса двухканальный соединена с составными частями преобра- программируемый таймер 19; три элемента зователя так, что первый выход11.1 подклю- ИЛИ вЂ” НЕ 20 — 22, два элемента ИЛИ 23 и 24, чен к синхровходу регистра адреса восемь регистров 25-32 сдвига, четыре мультиплексора 6, выходы 11.2, 11.10, 11.12 25 триггера 33 — 36, регистр 37 периода, счетчик подключены соответственно к входам пус- 38 периода, четыре инвертора 39 — 42, четыка, первогостробаданныхфазовращателя и ре элемента 2И 43-46, элемент 2И-НЕ 47, второго строба данных фазовращателя уст- мультивибратор 48, при этом вход сброса ройств 14 ...14 /2 управления каналами таймера 19 подключен к входам сброса реформирования последовательностей, выхо- 30 гистров 25 — 32 сдвига, триггеров 33-35, реды 11.2...11.8, 11.11 соединены соответст- гистра 37 периода, мультивибратора 48, к венно с входами первого пуска, строба второму входу элемента 2И 44 и является. периода, записи-считывания, записи адре- входом сброса блока управления, входы адса, строба адреса, инкрементации адреса, реса-данных селекторов 17 и 18 адреса соевыбора кристалла, второго пуска блоков 35 динены между собой, с входами-выходами

13 ...13д/2 -памяти, выход 11.9 подключен к данных таймера 19, t; входами данных регивходам строба данных каналов 21...2> фор- . стра 37 периода и являются входами-выхомирования последовательностей, 13-й раз- дами адреса-данных блока управления, ряд первой группы сигналов управления, первый вход-выход адреса-данных подклюявляющийся входом, соединен с выходом 40 чен к установочным входам триггеров 33 и завершения ввода-вывода блоков..36, входы строба адреса, считывания и запи13>...13л/ памяти, вторая группа сигналов си селектора 17 адреса соединен с соответуправления подключена к шине выбора бло- ствующими входами селектОра 18 адреса и ка 12 памяти так, то разряды 12.1...12.п/2 являются входами управления блока управсоединены соответственно с входами выбо- 45 ления с первого по третий соответственно, ра канала блоков 13>...13nn памяти, разря- выход ответа селектора 17 адреса соединен ды 12.п/2+1 и 12,п/2+2 подключены с выходом ответа селектора 18 адреса и соответственно к первому и второму входам является выходом ответа блока управления, указания направления передачи блоков адресные вх ды селекторов 17 и 18 адреса

13 ."13 /g памяти, каждый из которых сое- 50 являются соответственно первой и второй. динен с двумя каналами 2 формирования группой входов установки адреса,.выхадза последовательностей, при этом первая и писи селектора 17 адреса подключен к уставтораягруппавыходовданныхкаждогобло- новочному входу регистра 25 сдвига, к ка 13 памяти посредством двунаправлен- вторым входам элементов ИЛИ вЂ” НЕ 29-22 и ных шин 15 данных соединена с входами 55, к вторым входам элементов ИЛИ 23 и 24, данных каналов 2 формирования последо- вход готовности соединен с выходом сдвивательностей, имеющих соответственно не- гового регистра 25, первый, второй, четверчетные и. четные номера, группа выходов тый и пятый выходы выборки кристалла передачи кода периода посредством шин 16 подключены к первым входам соответственпередачикодапериодасоединенасгруппа- но элементов ИЛИ вЂ” НЕ 20 и 21, элемента

1742998

5

15

30

45 блока управления, синхровход регистра 32 сдвига является вторым синхровходом блока управления, синхровход счетчика 38 пе-. 50

ИЛИ 24, элемента ИЛИ вЂ” HE 22, третий выход выборки кристалла соединен с первым входом элемента ИЛИ 23 и является выходом 11.5 первой группы сигналов управления, выход записи второго селектора 18 адреса соединен с входом записи таймера

19 и является выходом 12.n/2+1 второй группы сигналов управления, вход готовности подключен к выходу элемента 2И 43 выход чтения соединен с входом чтения таймера 19 и является выходом 12.п/2+2, выходы выборки кристалла с первого по n/2 являются соответственно выходами

12.1...12.n/2 блока управления, выходы выборки кристалла с ((n/2)+1)-ro по ({n/2)+3)-й подключены соответственно к входам выборки кристалла с первого по третий таймера 19, первый синхровход которого соединен с выходом элемента 2И 46, второй синхровход подключен к первому выходу этого же таймера 19 и к установочному входу регистра 26 сдвига, вход сброса второго канала соединен с выходом элемента

2И 44 и с входом сброса триггера 36, второй выход подключен к установочному входу регистра 27 сдвига, выход готовности соединен с первым входом элемента 2И 43, второй вход которого подключен к выходу инвертора 42, вход которого является входом 11,13 первой группы сигналов управления, выходы элемента ИЛИ-НЕ 20, триггера

33, элемента ИЛИ 23, инвертора 39, второй выход регистра 26 сдвига, выход регистра

29 сдвига, первый и второй выходы регистра

30 сдвига и выход регистра 31 сдвига являются соответственно выходами 11.1, 11.4, 11.6...11.12 блока управления, прямой выход триггера 36 и выход элемента 24 подключены соответственно к второму входу элемента 2И 46 и к установочному входу триггера 34 и являются соответственно выходами 11.2 и 11.3 блока управления, выходы элементов ИЛИ вЂ” НЕ 21 и 22 соединены с синхровходами триггеров 33 и 36 соответственно, синхровход триггера 34 подключен к синхровходам триггера 35, регистров 25-27 сдвига и являются первым синхровходом риода подключен к синхровходам регистров

29-31 сдвига и является третьим синхровходом блока управления, вход разрешения счета счетчика 38 периода соединен с инверсным выходом триггера 36, входы данных подключены к выхода