Система передачи бинарных сообщений

Система передачи бинарных сообщений

Иллюстрации

Показать все

Реферат

 

Сущность изобретения: система содержит на передающей стороне источник 1 сообщений , инвертор 2, два интегратора 3 и 6, блок 4 выделения фронтов импульсов, сумматор 5, дискретизатор 7, канал 8 связ.и, на приемной стороне: три, запоминающих блоков 9, 10 и 16, три компаратора 11,13 и 18, блок. 12 выделения абсолютного значения сигнала, мультиплексор 14, генератор 15 синхроимпульсов, интегратор 17, сумматор 19, инвертор 20, сумматор 19, инвертор 20, приемник 21 соотношений. 1-3-5-7-8-9- 10-11-13-14-21,1-4-3,1-2-6-5,4-6,15-9- 11-14, 9-12-19-18-20-14, 15-17-16-19. 15-16, 17-18-14. 15-10. Зил.

„„ЯХ„„1743005 А1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОП ИСАН И Е И ЗОБ РЕТЕ Н ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 . 2 (21) 4885260/09 . блок 4 выделения фронтов импульсов, сум(22) 26.11.90 ..., матор 5, дискретизатор 7, канал 8 связи, на (46) 23.06;92, Бюл. М 23: приемной стороне: три, запоминающих бло- . (71) Рязанский радиотехнический институт-... " ков 9, 10 и 16, три компаратора 11, 13 и 18, (72) М.А.Беляев и В,А.Казаков . блок 12 выделения абсолютного значения (53)621.396.61(088.8), сигнала, мультиплексор 14, генератор 15 (56) Игнатьев Н.К. Дискретизация и ее.при- синхроимпульсов, интегратор 17, сумматор ложения.— М.: Связь, 1980, с. 81, . . 19, инвертор 20, сумматор 19, инвертор 20, (54) СИСТЕМА ПЕРЕДАЧИ БИНАРНЫХ CO- приемник 21 соотношений. 1-3 —.5-.7-8-.9ОБЩЕНИЙ . .: - 10 -11-13 — 14-,21, 1 — 4 — 3, 1-2-6-5,4-6, 15 — 9(57) Сущность изобретения: система содер- 11-14, 9 — 12-19 — 18-20-14, 15-17-16-19, жит на передающей стороне источник 1 со-, 15-16, 17-18 — 14, 15-10. 3 ил. общений, инвертор 2, два интегратора 3 и 6, ИЬИН.

1743005

Изобретение относится к системам передачи информации.

Цель изобретения — повышение точности передачи бинарного случайного процесса, 5

На фиг.1 изображена электрическая схема системы; на фиг.2 и 3 — временные диаграммы передающей и приемной сторон, поясняющее работу.

Система содержит на передающей сто- 10 роне источник 1 сообщений, инвертор 2, первый интегратор 3, блок 4 выделения . фронтов импульсов, сумматор 5, второй интегратор 6,. дискретизатор 7, канал 8 связи, на приемной стороне — первый,.второй эа- 15 поминающие блоки 9 и 10, первый компаратор 11, блок 12 выделения абсолютного значения сигнала, второй компарэтор. 13, мультиплексор 14, генератор 15 синхроимпульсов, третий запоминающий блок 16, ин- 20 .тегратор 17, третий компаратор 18, .сумматор 19, инвертор 20.

Система работает следующим образом, Бинарный случайный процесс (фиг,2а), а также. инверсный процесс на выходе ин- 25 верторэ 2 (фиг,2б) интегрируются интеграторами 3 и 6 (фиг. 2г,д). Постоянные времени интеграторов одинаковы и выбраны достаточно большими, так что напряжения на их . выходах можно считать линейно изменяю- 30 щимися. Схема выделения фронтов импульсов 4 формирует сбросовые импульсы для интеграторов (фиг.2в) по каждому фронту (как переднему. так и заднему) импульсов входного процесса. Сумматор 5 объединяет 35 выходные сигналы интеграторов (фиг.2е), а дискретиэатор 7 формирует последовательность дискретных .амплитудно-модулированных импульсов, которая подается в канал 8 связи. Временные диаграммы, пояс- 40 няющие работу системы на приемной сто. роне, приведены на фиг.3 в несколько большем масштабе..

Во время появления импульса на выходе канала связи (фиг.За) генератор синхроим- 45 пульсов 15 формирует тактовый импульс (фиг;Зб) по которому происходит фиксация текущей выборки в запоминающем блоке 9 (фиг.Зг), предыдущей выборки в запоминаю. щем блоке 10 (фиг.Зд), а также осуществляет- 50 ся сброс интегратора 17 формирующего пилообразное напряжение (фиг.Зв) и имеющего постоянную времени, равную постоянным интеграторов 3 и 6, запоминание амплитуды пилы в запоминающем блоке 16, 55

Величина напряжения на входе интегратора .

17 равна амплитуде импульсов бинарного . процесса на входе системы передачи. Компараторы 11 и 13 производят сравнение входных сигналов запоминающих блоков 9 и 10 с нулевым значением (фиг.Зе,ж) и осуществляют управление мультиплексором

14.

Сумматор 19 формирует разность (фиг.Зи) между выходной величиной запоминающего блока 16 и выходной величиной схемы выделения абсолютного значения сигнала 12 (фиг.Зв). Компаратор 18 производит сравнение пилообразного напряжения с интегратора 17 и сигнала с сумматора 19 (фиг.Зл). Логика работы мультиплексора 14 такова: если на обоих его управляющих входах. присутствуют нули с компараторов (такая ситуация возможна. если две предыдущие выборки отрицательны по амплитуде, т.е. íà входе системы передачи.— ноль, то он подключает вход приемника сообщений 21 к своему первому входу, соединенному с нулем, а если на:обоих управляющих входах единичные значения: сигнала, он выдает приемнику сообщений единичное значение с четвертого входа. Если же две последние выборки имеют противоположные знаки (т.е; на предыдущем интервале дискретизации произошел скачок входного бинарного процесса), то в за- висимости от направления перепада и соответственно выходных сигналов кОмпараторов 11 и 13 по входу приемника сообщений подключается либо выходной сигнал с компаратора 18 (фиг.Зн) при положительном перепаде, либо сигнал .с инвертора.20 (фиг.Зм) при отрицательном перепаде, Формула изобретения

Система передачи бинарных сообщений, содержащая на передающей стороне источник сообщений и дискретизатор, выход которого соединен с входом канала связи, а на приемной стороне- — приемник сообщений, отл и ча ю ща я с я тем, что, с целью повышения точности передачи, введены на передающей стороне инвертор, два интегратора, сумматор. и блок выделения фронтов импульсов, причем выход источника сообщений соединен с входами первого интегратора, инвертора и блока выделения фронтов импульсов, выход которого соединен с управляющими входами первого и второго интеграторов, выходы которых соединены с входами сумматора, выход которого соединен с входом дискретиэатора, выход инвертора соединен с входом второго интегратора, а на-приемной стороне — генератор синхроимпульсов, интегратор, три запоминающих блока, три компаратора, блок выделения абсолютного значения сигнала, сумматор, инвертор и мультиплексор, причем выход канала связи соединен с входом

1743005 а) 6) в) первого запоминающего блока, первый выход которого соединен с входом второго запоминающего блока, а второй выход — с входом блока выделения абсолютного значения сигнала и входом первого компаратора, выход второго запоминающего блока соединен с.входом второго компаратора, выходы второго и первого компараторов соединены с первым и вторым управляющими входами мультиплексора соответственно, выход генератора синхроимпульсов соединен с управляющими входами первого; второго и третьего запоминающих блоков и интегратора, выход которого соединен с и входом третьего запоминающего блока и первым входом третьего запоминающего блока и первым входом третьего компаратора, выход третьего запоминающего блока

5 соединен с первым входом сумматора, второй вход которого соединен с выходом блока выделения абсолютного значения сигнала, а выход- с вторым входом третьего компаратора, выход которого соединен с

10 входом инвертора и первым входом мультиплексора, выход инвертора соединен с вторым входом мультиплексора, выход. которого соединен с входом приемника сообщений.

1743005 е)

Фиг.д .Составитель Н.Лазарева

Редактор И.Ванюшкина ТехредM.Mîðãåíòàë, .Корректор Н.Ревская

Заказ 2295 Тираж . Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. arspwa, 101