Комбинационный двоичный сумматор-вычитатель

Комбинационный двоичный сумматор-вычитатель

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е l74438

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства М

Заявлено 22.VII.1964 (№ 912944/26-24) с присоединением заявки № 912945/26-24

Приоритет 22 июля 1964 г.

Кл. 42m, 14оз

МПК G 06f

Государственный комитет по делам изобретений и открытии СССР

Опубликовано 27Х111.1965. Бюллетен № 17 УДК 681.142.07(088.8)

Дата опубликования описания 2.Х.1965 й. !

Авторы изобретения

Н. И. Осадчий и В. П. Чистов

3 аявитель

КОМБИНАЦИОННЫ и ДВОИЧ Н Ы Й СУММАТОР-ВЫЧ ИТАТЕЛ Ь

Подписная группа № 174

Известны различные модификации комбинационных двоичных сумматоров-вычитателей на логических элементах «И», «ИЛИ», «НЕ».

Предложенное устройство отличается от известных тем, что его схема целиком построена на двухвходовых логических элементах «ИЛИ» — «HE» (или в общем случае

«ИЛИ» — «HE» и «ИЛИ»).

Оно содержит две последовательно включенные схемы неравнозначности с дополнительными выходами и подключаемую к этим выходам двухвходовую схему «ИЛИ» — «НЕ» для формирования сигнала заема или пере. носа в старший разряд, причем каждая из схем неравнозначности, в свою очередь, содержит по схеме «ИЛИ» — «НЕ» на входе, по две схемы «ИЛИ» — «HE», присоединенных одними входами к выходу упомянутой схемы

«ИЛИ» — «НЕ» и двумя другими входами соответственно ко входам устройства (для первой схемы неравнозначности) либо к выходу первой схемы неравнозначности и источнику сигнала заема или переноса из младшего разряда (для второй схемы неравнозначности) и по одной схеме «ИЛИ» на выходе, подключенных к выходам второй и третьей схемы «ИЛИ» — «НЕ».

Это позволяет за счет использования одних и тех же элементов для формирования сигналов суммы и переноса сделать схему более экономичной, выполнять операции вычитания

5 в прямом коде и уменьшить разнотипность элементов, Функциональная схема предложенного устройства приведена на чертеже.

10 Устройство содержит две последовательно включенные схемы неравнозначности (обведены пунктиром), каждая из которых содержит три логических элемента «ИЛИ» — «HE»

1 — 3 и один элемент «ИЛИ» 4. (В практичес15 кой схеме элемент 4 можно исключить, построив схемы только на элементах «ИЛȻ—

«НЕ» с дополнительными выходами). Уменьшаемое а, и вычитаемое Ь„поступают на вход первой схемы неравнозначности, а заем и, 1 из младшего разряда и выходной сигнал разности !Г,. ==- (а,Ь,+ a,b ) — на вход второй схемы неравнозначности. Результирующий сигнал разности вычисляется по формуле:

117» = nI, > (а,b, -, — a,b») †п -I(а,Ь» + а,Ь,).

Формирование сигнала заема и, в старший разряд осуществляет элемент 5 (в случае вы50 читания он подключен к выходам б элемен174433 и = — а,.b, + (а,b,+а,b ) + и„

Рк= (а, + b,)+Р, 1(а„Ь„+а,b„).

Составитель Л. С. Захарова

Техред Л. К. Ткаченко Корректор Л. Е. Мариснч

Редактор Л. А. Утехина

Заказ 2678/5 Тираж 975 Формат бум. 60;х,90% Объем 0,16 изд. л. Цена 5 коп.

ЦНИИПИ Государственного комитета по делам изобретений и открытий СССР

Москва, Центр, пр. Серова, д. 4.

Типограч.ии, пр. Сапунова, д. 2. тов схем неравнозначности) по следующей логической формуле:

В случае оперирования с числами а и b„ представленными в прямом коде, отрицательная разность представлена в схеме многоразрядного вычитателя обратным кодом, и в цепи циклического заема циркулирует сигнал.

Работа схемы в ренсиме суммирования отличается только способом формирования сигнала переноса, вычисляемого по формуле

Для перевода схемы в режим суммирования достаточно переключить входы элемента 5 цепи переноса к выходам 7 элементов схем неравнозначностп (на чертеже указано пунктиром).

Предмет изобретснпя

Комбинационный двоичный сумматор-вычитатель, отличающийся тем, что, с целью осуществления операции гычитания в прямозт коде, а также упрощения схемы и возможности применения однотипных элементов, он содержит две последовательно включенные схемы неравнозначности с дополнительными выходами h подключаемую к этим выходам

10 двухходовую схему «ИЛИ» — «НЕ» для формирования сигнала заема илп переноса в старший разряд, причем каждая из схем неравнозначности, в свою очередь, содержит по схеме «ИЛИ» — «НЕ» а входе, по две схемы

15 «ИЛИ» — «HE» присоединенных одними входами к выходу упомянутой схемы «ИЛȻ—

«НЕ» с двумя другими входами соответственно ко входам устройства (для первой схемы неравнозначности) либо к выходу первой схе20 мы неравнозначности и источнику сигнала заема или переноса из младшего разряда (для второй схемы неравнозначности) и по одной схеме «ИЛИ» на выходе, подключенных к выходам второй и третьей схемы

25 «ИЛИ» — «HE».