Патент ссср 174439

Патент ссср 174439

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е l74439

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства Мю

Заявлено ОЗХ111.1964 (№ 915687/26-24) с присоединением заявки й1

Приоритет

Опубликовано 27.VI I 1.1965. Бюллетень _#_0 17

Дата опубликования описания 27.Х.1965

Кл. 42m, 14юз

ГосудаРствеииый жмитет по делам и зоб,эетеи ий у. откРытий СССР

МПК G OGf

УДК G81.142.07. (088,8) Авторы изобретения

В. П. Сигорский, Л. С. Ситников и Л, Л. Утяков

Институт математики СО.АН СССР

Заявитель

ПАРАЛЛЕЛЬНЫЙ НАКОПИТЕЛЬНЫЙ ДЕСЯТИЧНЫЙ

СУММАТОР

Подписная группа М l74

Известны гараллельные накопительные десятичные сумматоры, содержащие фазо-импульсные многоустойчивые элементы, схемы

«ИЛИ», триггеры и схемы совпадения.

Предлагаемый сумматор отличается от известных тем, что в нем вход фазо-импульсной многоустойчивой ячейки каждого разряда подключен через схему «ИЛИ» к выходу схемы совпадения предыдущего разряда и к выходу динамического триггера данного разряда.

Вход установки «единицы» подсоединен к источнику импульсов слагаемых, вход установки «нуля» — к источнику импульсов опорной последовательности, а вход тактовых импульсов — к источнику тактовых импульсов.

Это упрощает схему сумматора.

На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг. 2 — временные диаграммы работы сумматора.

Каждый разряд включает ячейку 1 памяти на фазо-импульсном многоустойчивом элементе, динамический триггер 2 со входами установки нуля и единицы, схему 8 «ИЛИ» и разновременную схему совпадения 4, выполненную на ферритовом кольце с прямоугольной петлей гистерезиса.

В ячейках памяти хранятся цифры соответствующих разрядов одного из слагаемых. При отсутствии команды сложения все триггеры установлены в состояние «единица» благодаря поступлению на входы Б установки единицы импульсов и, фазы которых соответствуют цифрам разрядов второго слагаемого (фиг. 2,в). При этом на выходе динамического триггера имеется последовательность импульсов (фиг. 2, д), повторяющая последовательность тактовых импульсов (фиг. 2, а), в которой присутствуют импульсы, соответствующие всем числам за исключением 9.

На вторые входы всех схем 3 с выходов предыдущих разрядов поступают импульсы, соответствующие числу 9, так, что на их выходах имеется полная последовательность тактовых импульсов, содержащая все числа. Им1 пульсы с выходов схемы 8 поступают на ячей° ки памяти, обеспечивая их способность находиться в любом из устойчивых состояний. При этом на выходе каждой ячейки имеется периодическая последовательность импульсов, 20 соответствующих определенному числу из набора 0,1,2.... 8,9.

Каждый импульс с выхода ячейки 1 поступает на схему 4 и перемагничивает кольцо с

ППГ в состояние «В,„». Приходящий вслед за

25 этим импульс, соответствующий числу 9, несколько сдвинутый во времени, возвращает кольцо в состояние «В,„». При.этом на выходе схемы 4 возникает импульс (фиг. 2,г), поступающий на второй вход схемы 8. Таким обЗО разом, на выходе схемы 8 действительно

174439 имеется последовательность тактовых импульсов, содержащая все числа.

Рассмотрим работу сумматора в режиме сложения. Остановимся на случае, когда отсутствует единица переноса из младшего разряда и в данном разряде сигнал переноса также не возникает. Пусть в средней ячейке 1 хранится число 4 (фиг. 2, и) „а на вход установки единицы среднего триггера 2 поступает импульс и>, фаза которого соответствует числу 3 (фиг. 2,в). При подаче команды сложения на входы установки нуля всех триггеров поступает несколько сдвинутый во времени одиночный импульс (фиг. 2, б), фаза которого соответствует числу О. В результате на выходах этого триггера 2 (фиг. 2, д) и средней схемы 8 (фиг. 2, е) отсутствуют импульсы, соответствующие числам 1, 2, 3 тактовой последовательности. Из фиг. 2,ж, на которой представлен процесс изменения напряжения на накопительном конденсаторе этого триггера, видно, что в течение соответствующего промежутка времени напряжение на емкости остается неизменным, благодаря чему срабатывание ячейки и сброс напряжения на емкости происходят с запозданием в момент, соответствующий числу 7. Как видно из фиг. 2,ж, и, в дальнейшем фаза выходных импульсов п ячейки остается неизменной. Таким образом, в ячейке сохраняется значение суммы. Поскольку импульс с фазой 7 с выхода ячейки возвращает кольцо схемы 4 в состояние „8 ", на выходе схемы 8 появляется импульс с фазой 9 (фиг. 2,к), свидетельствующий об отсутствии единицы переноса в старший разряд.

Рассмотрим еще один случай сложения, когда имеется единица переноса из предыдущего разряда, и возникает сигнал переноса в следующий разряд. Пусть в средней ячейке 1 хранится число 7, а n=4. Кроме того, имеется единица переноса из предыдущего разряда.

В этом случае импульс с фазой 9 с выхода правой схемы 4 отсутствует, поэтому в последовательности импульсов на выходе средней схемы 8 отсутствуют пять импульсов, соответствующих числам 9, 1, 2, 3, 4 (фиг. 2,е). Как видно из фиг. 2,ж, и, в этом случае средняя ячейка 1 устанавливается в состояние, в кото4 ром фаза ее выходных импульсов равна 2, т. е. сумме слагаемых (7+ 4+ 1 = 12) по модулю 10. Поскольку к приходу очередного импульса 9 на среднюю схему 4 не поступил им5 пульс со средней ячейки 1, возвращающий кольцо в состояние «В,„», импульс 9 на ее выходе в этом случае отсутствует (фиг. 2, к).

При этом на выходе левой схемы 8 отсутствует один импульс, в результате чего состояние

10 левой схемы «ИЛИ» 8 меняется на единицу.

Следовательно, отсутствие импульса на выходе средней схемы 4 эквивалентно возникновению единицы переноса в следующий разряд.

Случаи сложения, когда имеется только

15 один сигнал переноса — из предыдущего разряда или в последующий разряд — принципиально не отличаются от рассмотренных.

Описанный сумматор является алгебраическим. Перемена мест сигналов, используемых

20 для установки на нуль и единицу каждого динамического триггера, приводит к тому, что в ячейках 1 памяти накапливается не сумма, а разность чисел.

Наиболее широкой областью применения

25 описанного сумматора может явиться создание электронных арифмометров, цифровых интеграторов, малых цифровых вычислительных машин, так как в этих случаях наиболее важны экономичность сумматора, простота его

30 схемы, десятичное представление чисел.

Предмет изобретения

Параллельный накопительный десятичный

35 сумматор, содержащий фазо-импульсные многоустойчивые элементы, схемы «ИЛИ», триггеры и схемы совпадения, отличающийся тем, что, с целью упрощения его схемы, в нем вход фазо-импульсной многоустойчивой ячейки

40 каждого разряда подключен через схему

«ИЛИ» к выходу схемы совпадения предыдущего разряда и к выходу динамического триггера данного разряда, вход установки «единицы» которого подсоединен к источнику им45 пульсов слагаемых, вход установки «нуля»вЂ” к источнику импульсов опорной последовательности, а вход тактовых импульсов — к источнику тактовых импульсов.