Цифроаналоговый преобразователь

Цифроаналоговый преобразователь

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для преобразования цифровой информации в аналоговую. Цель изобретенияповышение точности преобразования. Цифроаналоговый преобразователь содержит вычислительный блок 4, основной преобразователь 14 тока в код, регистр 15, первый регистр 16 последовательного приближения , блок 20 делителей тока, вспомогательный преобразователь 21 кода в ток, второй регистр 22 последовательного приближения , блок 29 сравнения токов, элемент И 30, цифровой коммутатор 31, блок 36 управления, преобразователь 41 тока в напряжение , регистр 42 сдвига, блок 43 постоянной памяти и счетчик 44. Положительный эффект достигается за счет введения блоков 20, 22, 30, 41, 43, 44 и изменения алгоритма функционирования преобразователя в режиме самоповерки. 2 з.п.ф-лы, 6 ил., 1 табл, (Л С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 H 03 M 1/66

ГОСУДАРСТВЕЮЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Ф

Э»

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4804678/2à (22) 26.03,90 (46) 23.07,92. Бюл. ЬЬ 27 (71) Специальное конструкторско-технологическое бюро "Модуль" (72) В,И,Моисеев, В.Я;Стейскал, B.ß.Ìàéñòришин и И.С,Левачкова (56) Авторское свидетельство СССР . М 1257847, кл. Н 03 М 1/66, 1984, Авторское свидетельство СССР

М 1248072, кл. Н 03 М 1/66, 1984. (54) ЦИФРОАНАЛОГОВЫЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для преобразования цифровой информации в аналоговую, Цель.изобрете„„5Ц „„1750060 А1

2 ния — повышение точности преобразования.

Цифроаналоговый преобразователь содержит вычислительный блок 4, основной преобразователь 14 тока в код, регистр 15, первый регистр l6 последовательного приближения, блок 20 делителей тока, вспомогательный преобразователь 21 кода в ток, второй регистр 22 последовательного приближения, блок 29 сравнения токов, элемент И 30, цифровой коммутатор 31, блок 36 управления, преобразователь 41 тока в-напряжение, регистр 42 сдвига, блок 43 постоянной памяти и счетчик 44. Положительный эффект достигается за счет введейия блоков 20, 22, 30; 41, 43,44 и изменения алгоритма функционирования преобразователя в режиме самоповерки. 2 з,п.ф-лы, 6 ил., 1 табл.

1750060

Изобретение отйоСится к вычислитель- управляющему входу арифметико-логиченой и цифровой измерительной технике и ского устройства, второй информационный может быть использовано для преобразова- вход которого соединен с выходом цифровония цифровых величин в аналоговые, ro коммутатора, управляющий вход котоИзвестенцифроаналоговыйпреобразо- 5 рого соединен с шестым выходом блока ватель, содержащий задатчик кодов, блок управления, первыйивторойинформационпитания, генератор, преобразователь ко- ный входы подключены соответственно к дов, сумматор, лок а ор, блок деления, блок сравне" выходам блока постоянной памяти и блока ния, блок коррекции, входную шину, первую оперативной памяти, седьмой выход блока и вторую выходные шины, о выходные шины, 10 управления соединен с первым управляюНедостатком данного преобразователя щим входбм регистра йоследовательного является сложность схемы и необходимость приближения, восьмой и девятый выходы йспбл"ьзсгвания внешнего высокоточного блока управления соедйнены соответстаналого-цифрового преобразователя, рабо- венно с первым и вторым управляющими тающего в комплексе с данным цифроана- 15 входами блока оперативной памяти, десялоговым прео разователем. реобразователем. тый выход блока управления соединен с адИзвестентакже цифроаналоговый пре- ресными входами блока постоянной и . образователь, содержащий основной, оперативной flàìÿòè, одиннадцатый выход .вспомогательный и дополнительный циф- блока управления: соединен с вторыми уп- . рОаНаЛОГОВЫЕ ПрЕОбраЗОВатЕЛИ, rlepabtA, 20 раВЛяащиМИ ВХОдаМИ рЕГИСтра ПОСЛЕдОВавторой и третий регистры, вычислительный тельного приближения и регистра сдвига, блок, аналоговое суммирующее устройство., первый управляющий вход которого соедиблок сравнения, блок управления, вход и нен с третьим вйходом блока управления, . двенадцатый и тринадцатый выходы котовыход устройства.

Недостатком данного цифроаналогово- 25 рого соединены соответственно с первым и го преобразователя является незначитель- вторым управляющими входами третьего: ное повышениелинейностиустройства., цифрового коммутатора, первый и второй

Наиболее близким по технической сущ- . информационные входы которого подклюности к изобретению является цифроанало- - чены соответственно к шинам единичного и . говый преобразователь, содержащий 30 нулевогопотенциала;третийинформационинформационный вход устройства, первый ный вход подключен к выходу блока сравнецифровой коммутатор. арифметико-логиче- . ния, четвертый информационный вход ское устройство, первый регистр, второй подключен K второму выходу арифметикоцифровой коммутатор, первый и второй уп- логического устройства, выход третьего циф- " равляющие входы устройства, блок управ- 35 рового коммутатора соедйнен с вторым летия, регистр последовательного управляющим входом регистра и информаприближения, блок постоянной памяти, ционным входом регистра последовательноблок оперативной памяти, второй регистр, го приближения, выход которого соединен с третий цифровой коммутатор, регистр сдви- . информационным входом второго регистра, rà, основной цифроаналоговый преобразо- 40 управляющий вход которого соединен с втователь, блок сравнения, вспомогательный рым выходом блока управления, выход втоцифроаналоговый преобраз6ватель и выход : рого регйстра соединен с входом основного устройства, причем информационный вход цифроаналогового преобразователя, выход устройства соединен с первым информацй- которого соедйнен с выходом устройства и онным входом первого цифрового коммута- 45 вторым входом блока сравнения, первый тора, второй информационный вход вход которого подключен к выходу вспомокоторого соединен с первым выходом ариф- гательного цифроаналогового йреобразоваметико-логического устройства, уйравляю- теля, вход которого соединен с выходом щий вход соедйнен с четвертый вь1ходом регистра сдвига. блока управления, выход соединен с ин- 50 Недостатком данного цифроаналогово- . формационным входом регистра, первый ro преобразователя является низкая точ- . управляющий вход которого соединен с ность при функционировании в широком первым выходом блока управления, а выход температурном диапазоне. Объясняется зто соединен с первым информацйонййм вхо- влиянием погрешностей "точных" весов дом ри ом арйфметико-логического устройства и 55 корректируемых разрядовприопределении .информационным входом блока оператив- кодов реальных весов корректируемых ной памяти, первый и второй уг1рэвляющие разрядов. Уменьшить же количество некорвходы устройства соединены соответствен- ректируемых разрядов (чтобы их темперано с первым и вторым входами блока управ- турным дрейфом можно было пренебречь) в ления, пятый выход которого подключен к известном устройстве нельзя вследствие

17500 б0

30 тельного блока

55 адекватного увеличения количества корректируемых разрядов, соответствующего уменьшения веса младшего корректируемого разряда и возможого нарушения соответствия между выходными сигналами основного и вспомогательного цифроаналоговых преобразователей при самоповерке.

Цель изобретения — повышение точности устройства в широком температурном диапазоне.

Поставленная цель достигается тем, что в цифроаналоговый преобразователь, содержащий вспомогательный преобразователь кода в ток, вычислительный блок, 15 информационные входы которого являются входной шиной преобразуемого кода, группа управляющих входов подключена к соответствующим выходам группы выходов блока управления, а управляющие входы — с первого по шестой включительно соединены с выходом с первого по шестой блока управления, первый и второй входы которого являются соответственно первой и второй входными шинами управления, а седьмой выход соединен с входом синхронизации первого регистра последовательного приближения, информационный вход которого подключен к выходу цифрового коммутатора, а выходы соединены с соответствующими информационными входами регистра, вход управления которого соединен с восьмым выходом блока управления, а выходы соединены с соответствующими входами основного преобразователя кода в ток, выход которого соединен с первым входом блока сравнения токов и является первой выходной шиной, девятый и десятый выходы блока управления цифрового коммутатора, а одиннадцатый и двенадцатый выходы подключены соответственно к входу записи и входу синхронизации регистра сдвига, дополнительно введены преобразователь тока в напряжение, блок деления токов, элемент И, блок постоянной памяти, счетчик и второй регистр последовательного приближения, информационные выходы которого соединены с соответствующими входами вспомогательного преобразователя кода в ток, информационный вход объе- 50 динен с информационным входом первого регистра последовательного приближения, а вход синхронизации и управляющий выход соединены соответственно с тринадцатым выходом и третьим входом блока управления, четырнадцатый и пятнадцатый выходы которого соединены соответственно с первым и вторым входами управления блока деления токов, информационный вход которого соединен с выходом вспомогательного преобразователя кода в ток, а выход объединен с выходом основного преобразователя кода в ток и соединен с входом преобразователя тока в напряжение, выход которого является второй выходной шиной, второй вход блока сравнения токов соединен с шиной нулевого потенциала, а выход соединен с первым входом элемента

И и четвертым входом блока управления, шестнадцатый выход которого соединен с вторым входом элемента И, выход которого подключен к первому информационному входу цифрового коммутатора, второй информационный вход которого соединен с выходом регистра сдвига, информационйые входы которого подключены к соответствующим выходам блока постоянной памяти, входы которого подключены к соответствующим выходам счетчика, входы сброса и синхронизации которого соединены соответственно с семнадцатым и восемнадцатым выходами блока управления, девятнадцатый, двадцатый и двадцать первый, выходы которого соединены соответственно с седьмым управляющим входом вычислительного блока, с третьим управляющим и третьим информационным входами цифрового коммутатора, пятый вход соединен с управляющим выходом первого регистра последовательного приближения, а шестой вход соединен с выходом вычислиВычислительный блок выполнен в виде арифметика-логического устройства, первого и второго цифровых коммутаторов, регистра, блока постоянной памяти и блока оперативной памяти, выходы которого соединены с соответствующими первыми информационными входами первого цифрового коммутатора, первый и второй управляющие входы являются соответственно первым и вторым управляющими входами блока, а адресные входы объединены с соответствующими адресными входами блока постоянной памяти и являются соответствующими входами группы управляющих входов блока, выходы блока постоянной памяти подключены к соответствующим вторым информационным sxoдам первого цифрового коммутатора, управляющий вход которОго является четвертым управляющим входом блока, а выходы соединены с первыми информационными входами а рифметико-логического устройства, управляющий вход и выход которого ABJIAI0TGA соответственно пятым управляющим входом и выходом блока, вторые информационные входы подключены к соответствующим выходам регистра и обьединены с информационными входами

1750060 блока оперативной памяти, а группа выхо- фиг,6 — пример возможной реализации блодов соединена с соответствующими первы- ка делителей тока. ми информационными входами второго Цифроаналоговый преобразователь со.цифрового коммутатора, вторые информа- держит группу k входов 1 устройства, перционныевходыиуправляющийвходкоторого 5 вый 2 и второй 3 входы управления являются соответственно информационны- устройства, вычислительный блок (ВБ) 4, упми входами и шестым управляющим вхо- рэвляющие выходы 5 — 11 блока управления, дом блока, а выходы соединены с группу (адресных выходов 12 блока управсоответствующими информационными ления, шестой вход 13 блока управления, входами регистра, первый и второй управ- 10 основной преобразователь тока в код ляющие входы которого являются соответ- (ОПКТ) 14, регистр (РГ) 15, первый регистр ственно третьим и седьмым управляющими последовательного приближения (РПП) 16, входами блока. седьмой выход 17 блока управления, пятый

Блок управления выполнен в виде по- вход18управления.восьмой выход19 блока стоянного запоминающегоустройства, пер- 15 управления, блок делителей тока (БДТ) 20, coro и второго регистров и генератора вспомогательный преобразователь кода в импульсов, вход которого объединен с вхо- ток (ВПКТ) 21, второй регистр последовадом обнуления первого регистра и является тельного приближения (РПП) 22, тринадцапервым входом блока, а первый и второй тыйвыход23блокауправления,третий вход выходы соединены с входами синхрониза- 20 24 блока управления, четырнадцатый 25 и ции первого и второго регистров, соответст- пятнадцатый 26 выходы блока управления, венно, информационные входы второго четвертый вход27блока управления, шестрегистра соединены с соответствующими надцатый выход 28 блока управления, блок первыми выходами постоянного запомина- сравнения токов (БСТ) 29, элемент И 30, ющего устройства, вторые выходы которого 25 цифровой коммутатор (ЦК) 31, выходы десоединены с соответствующими информа- вятый 32, десятый 33, двадцатый 34 и двадционными входами первого регистра, цать первый 35 блока управления, блок выходы которого подключены к соответст- управления (БУ) 36, выходы одиннадцатый вующим входам группы .адресных входов 37, двенадцатый 38, семнадцатый 39 и вопостоянного запоминающего устройства, 30 семнадцатый 40 блока управления, преобадресные входы с первого по пятый которо- . разователь тока в напряжение (ПТН) 41, ro являются соответственно аторым, шес- регистр сдвига (РГС) 42, блок постоянной тым, пятым, третьим и четвертым входами памяти (БПП) 43, счетчик (СТ) 44, первый блока, выходы с первого по седьмой второго выход 45 цифроаналогового преобразоватерегистра являются соответственно первым, 35 ля, второй выход 46 цифроаналогового превторым; третьим, девятнадцатым, четвер- образователя. тым, пятым и шестым выходами блока, вы- Первый 2 и второй 3 управляющие вхоходы с восьмого по двенадцатый являются ды БУ 36 соединены с первым и вторым группой выходов блока, тринадцатый и че- входами устройства соответственно, группа тырнадцатый выходы второго регистра яв- 40 k âõîäoâ 1 которого соединена с k-разрядляются соответственно седьмым и восьмым ной входной шиной BE 4, управляющие вховыходами блока, выходы с пятнадцатого по ды с первого по седьмой и f-разрядная восемнадцатый являются соответственно с адресная шина которого соединены сооттринадцатого по шестнадцатый выхода- ветственно с выходами 5 — 11 БУ 36 и группой ми блока, выходы с девятнадцатого по 45 I, выходов 12 БУ 36, шестой 13 и пятый 18 двадцать шестой второго регистра являют- входы управления, которого соединены сося соответственно девятым, десятым, двад- ответственно с выходом ВБ 4 и выходом цатым, двадцать первым, одиннадцатым, РПП 16, вход синхронизации которого соедвенадцатым, семнадцатым и восемнадца- динен с седьмым выходом 17 БУ 36, восьтымвыходамиблока.. 50 мой управляющий выход 19 которого

На фиг.1 представлена функциональная соединен с входом управления РГ 15, групсхема цифроаналогового преобразователя; па (и+б) входов которого соединена с групна фиг,2 — структурная схема вычислитель- пой (n+d) выходов РПП 16, а группа (n+d) ного блока; на фиг.3 —.один из возможных выходов РГ 15 соединена с группой (и+о) вариантов реализации блока управления; 55 входов ОПКТ 14, выход которого соединен с на фиг.4- структурная схема алгоритма ра- выходом БДТ 20, входом ПТН 41, первым боты блока управления в режиме самопо- выходом 45 устройства и первым входом верки; на фиг.5 - структурная схема БСТ 29, второй вход которого соединен с алгоритма работы блока управления в режи- шиной нулевого потенциала, а выход — с ме непосредственного преобразования; на первым входом элемента И 30 и четвертым

1750060

10

БУ 36, à nb — разрядная входная шина РГС 15

20 б

30 мых) разрядов;

55 управляющим входом 27 БУ 36, третий управляющий вход 24 которого соединен с выходом РПП 22, а выходы девятый 32, десятый 33, двадцатый 34 и шестнадцатый 28

БУ 36 соединены с входами управления с первого по третий ЦК 31 и вторым входом управления элемента И 30 соответственно, выход последнего соединен с первым входом ЦК 31, третий и второй информационные входы которого соединены с двадцать первым выходом.35 БУ 36 и с выходом РГС

42 соответственно, первый и второй управ.ляющие входы которого соединены с одиннадцатым 37 и двенадцатым 38 выходами

42 соединена с группой nb выходов БПП 43, группа адресных P-входов которого соединена с выходкой р-разрядной шиной СТ

44, первый и второй управляющие входы которого соединены с семнадцатым 39 и восемнадцатым 30 выходами БУ 36 соответственно, тринадцатый управляющий выход

23 которого соединен с входом синхронизации РПП 22, информационный вход которого соединен с информационным входом

РПП 16 и с выходом ЦК 31, а группа nb выходов РПП 22 соединена с nb-разрядной входной шикой ВПКТ 21, выход которого соединен с входом БДТ 20, первый и второй входы управления которого соединены со, ответственно с четырнадцатым 25 и пятнадцатым 26 выходами БУ 36, причем, второй выход 46 устройства соединен с выходом

ПТН 41.

Основной преобразователь кода в ток должен быть выполнен на основе избыточного измерительного кода (ИИК), Количество адресных входов блока постоянной памяти определяется из условия возможности адресации массива, содержащего (n-m) пЬ-разрядных кодовых комбина. ций:

p = ю9г(п п ) (1) где m — количество грубых (корректируеn — количество основных (точных и "грубых") разрядов.Количество входов устройства k зависит от требуемой разрядности входной измеряемой величины. Количество адресных входов вычислительного блока (определяется по числу n+d адресуемых разрядов и вычисляется по формуле

f = одг(п+б), (2) где d — количество дополнительных (некорректируемых) разрядов.

Вспомогательный преобразователь код — ток может быть выполнен двоичным.

Количество его разрядов зависит от разбиения разрядной сетки АЦП (на корректируе35

40 мые и некорректируемые разряды) и коэффициентов деления БДТ. Так, например, при наличии в БДТ четырех коэффициентов передачи даже при увеличении количества корректируемых разрядов ОПКТ до 14 — 16 (всего 22-24) достаточно будет иметь 10-ти разрядный ВПКТ, Это позволит использовать серийно выпускаемые токовые ЦАП, например, К572ПА!.

Блок ВБ 4 содержит группу k входов 1, группу 1адресных входов 12, группу с первого rio седьмой 5 — 11 управляющих входов, второй цифровой коммутатор ЦК 47, арифметико-логическое устройство (АЛУ) 48, регистр (РГ) 49, первый цифровой коммутатор (ЦК) 50, блок постоянной памяти (ВПП)

51, блок оперативной памяти (БОП) 52, выход 13.

Группа k входов 1 вычислительного блока ВБ4 соединена с второй группой k входов второго ЦК 47, группа k выходов которого соединена с группой k входов РГ 49, группа

k выходов которого соединена с второй группой k входов АЛУ 48 и группой k входов ..

БОП 52, группа 1адресных входов которого соединена с группой адресных входов 12

BE 4 и группой 1адресных входов ВПП 51, группа k выходов которого соединена с второй группой k входов первого ЦК 50, первая группа k входов которого соединена с группой k выходов БОП 52, первый и второй входы управления которого соединены с первым 5 и вторым 6 входами управления

ВБ 4, входы 7 — 11 управления которого соединены соответственно с первым и вторым входами управления РГ 49, входом управления первого ЦК 50, входом управления АЛУ

48, входом управления второго ЦК 47, первая группа k входов которого соединена с группой k выходов АЛУ 48, первая группа k входов которого соединена с группой k выходов первого ЦК 50, а выход АЛУ 48 соединен с выходом 13 ВБ 4.

Переход в режим самоповерки происходит при подаче импульса отрицательной полярности длительностью г 100 мкс на первый вход 2 БУ 36 (фиг,4), В схеме использованы следующие условные обозначения: 1 — номер поверяемого разряда; ) — номер разряда, участвующего в кодировании i-й вспомогательной величины Вы; A0RI — адрес I-го поверяемого разряда в БОП 52; A0R — адрес j-ro разряда s БПП 51 при выполнении условия (m+1) <

В начале режима самоповерки EY 36 выдает импульс отрицательной полярности нэ семнадцатом выходе 39, в результате че1750060

12 го производится сброс СТ 44. и сигнал низкого уровня на шестом выходе 41, коммутирующий на первую группу входов ЦК 47, . группу выходов АЛУ 48. Номер йоверяемого разряда i устанавливается равным m (m— номер младшего разряда иэ группы поверяемых). Далее, БУ 36 выдает импульсы отрицательной полярности нэ восьмом выходе

19 и третьем выходе 7. в результате чего производится сброс РГ 15 и РГ 49 соответственно.

Сброс РПП 16 и РПП 22 осуществляется следующим образом.

БУ 36 выдает серию синхроимпульсов на седьмом выходе 17 до прихода отрицательного сигнала на пятый вход 19 BY 36 и серию синхроимпульсов на тринадцатом выходе 23 до прихода отрицательно о сиг- нала на третий вход 24 BY 36. По переднему фронту сигнала, выдаваемого БУ 36 на восемнадцатом выходе 40 и поступающему на второй вход СТ 44, на группе р выходов СТ

44 устанавливается адрес ячейки БПП 43, в которой находится код i-й вспомогательной величины Кц и íà пв — разрядную входную шину РГС 42 поступает код Кц, Передний фронт сигнала на тринадцатом выходе 23 БУ

36 переводит первый выход РПП 22 в состояйие "Лог,1". Сигйэл aYic6iRTo уровня на одиннадцатом выходе 37 БУ 36 переводит

РГС 42 в режим загрузки даййых от групйы параллельных пь входов, Далее, БУ 36 выдает отрицательный импульс на двенадцатом выходе 38, по переднему фронту которого выполняется сдвиг информации íà nb входах РГС 42 и информация с nb входа РГС

42 переписывается на последовательный выход РГС 42, и отрицательный сигнал на десятом выходе 33, по которому последовательный выход РГС 42 коммутируется на второй вход РПП 22. По заднему фронту сигнала на тринадцатом выходе 23 БУ 36 информация с второго входа РПП 22 перепись1вается на первый выход РПП 22, а на второй выход пЬ-разрядной шины РПП 22 переписывается уровень "Лог,1". По переднему фронту импульса на двенадцатом выходе 38 БУ 36 информация с nb-ro входа РГС

42 переписывается на последовательный выход РГС 42, По заднему фронту импульса на тринадцатом выходе 23 БУ 36 информация с второго входа РПП 22 переписывается на второй выход РПП 22, а на третий выход

РПП 22 переписывается уровень "Лог,1", Аналогичным образом вся информация с группы параллельных nb входов РГС 42 перписывается в РПП 22. Об окончании опис ы ваемо"го" йроцессй саидетел ьствует сигнал низкого уровня на третьем входе 24

БУ 36. Таким образом. на nb-разрядную входную шину ВПКТ 21 поступает код Кц.

Далее, БУ 36 выдает кодовую комбинацию на четырнадцатом 25 и пятнадцатом 26 выходах, задающую коэффициент деления для

5 БДТ 20. Величина коэффициента деления определяется значением номера поверяемого разряда i. В результате на входе БСТ

29 устанавливается аналоговая величина, соответствующая коду i-й вспомогательной

10 величины.

Далее, BY 26 выдает сигнал низкого уровня на девятом выходе 32, коммутирующий выход элемента И 30 на второй вход

РПП 16, Номер разряда, участвующего в ко15 дировании i-й вспомогательной величины, J устанавливается равным (i+1).. Передний фронт импульса на седьмом выходе 17 BY 36 переводит первый выход РПП 16 в состояние "Лог.1". Сигнал низкого уровня на шес20 тнадцатом выходе 28 БУ 36 обуславливает подачу уровния "Лог,О" на второй вход РПП

16. Подача (J — 1) импульсов отрицательной полярности на первый вход РПП 16 приводит к установлению уровня "Лог.О" на стар- .

25 ших (j 1) выходах РПП 16, íà j-м выходе РПП

16 устанавливается уровень "Лог,1". Далее, БУ 36 выдает сигнал высокого уровня на шестнадцатом выходе 28. разрешающий прохождение сигнала с выхода БСТ 29 на

30 второй вход РПП 16. По заднему фронту импульса на седьмом выходе 17 БУ 36 ин формация с выхода БСТ 29 переписывается íà j-й выход РПП 16, а по переднему фронту (j+1)-й выход РПП 16 устанавлива35 ется в состояние "Лог.1", Сигнал с выхода

БСТ 29 пос-.упает также на четвертый вход 27 БУ 36. При присутствии сигнала высокого уровня на этом входе на адресной разрядной шине 12 БУ36 формируется

40 адрес j-ro разряда, При j < m (j-разряд принадлежит к группе неточных) БУ 36 выдает сигнал высокого уровня на четвертом выходе 9, коммутирующий группу k выходов

БОП 52 на первую группу k входов АЛУ 48, 45 и импульс отрицательной полярности на первом выходе 5, поступающий на вход чтения БОП 52, При J > m (j-й разряд принадлежит к группе "точных" ) БУ 36 выдает сигнал низкого уровня на четвертом выходе 9, ком-

50 митирующий группу k выходов БПП 51 на первую группу kвходов АЛУ 48,,По приходу отрицательного импульса на пятом вы-. ходе 10 BY 36 происходит суммирование данных, поступающих на первую и вторую

55 (с выходной шины РГ 49) входные k-разрядные шины АЛУ 48, По переднему фронту импульса на девятнадцатом выходе 8 БУ 36 результат суммирования с выходной шины

АЛУ 48 переписывается в РГ 49. Далее, но- . мер разряда, участвующего в кодировании

1750060

1-й вспомогательной величины увеличивает- 36 переходит к анализу сигнала на четверся на единицу, т.е. j = --j+1, и БУ 36 переходит том входе 27, Дальнейшее кодирование к анализу сигнала на четвертом входе 27 происходит аналогично (элементы 74-92 (элемент 46 структурной схемы алгоритма, структурной схемы, фиг.4), Низкий. уровень фиг.4), Дальнейшее кодирование Abl проис- 5 сигнала на пятом входе 18 БУ 36 свидетельходит аналогично описанному (элементы ствует о конце цикла второго кодирования, 46-62 структурной схемы алгоритма, фиг.4). по окончании которого РГ 49 хранит эначеПо окончании первого кодирования в РГ 49 ние кода I-го поверяемого разряда К . Бу 36 находится код Кы. формирует на адресной шине 12 адрес i-го

В начале второго кодирования А j óñòà- 10 поверяемого разряда в БОП 52. навливается равным i. БУ 36 выдает-сигнал При поступлений отрицательного имнизкого уровня на восьмом выходе 19, в пульса на второй выход 6 BY 36 код К занорезультате чего производится сброс РГ 15, сится в БОП 52. и сигйал низкого уровня на шестнадцатом Если выполняется условйе l - 1, то рабовыходе 28, обслуживающйй подачу сигнала 15 та в режиме самоповерки завершается. Еснизкого уровня на второй вход РПП 16, По- ли > 1, происходит уменьшение йомера дача (j-1) импульсов отрицательной поляр- поверяемого разряда (l = l-1) и БУ 36 перености на первый вход РПП 16 приводит к: ходит к работе по формированию (-й вспоустановлению уровня "Лог.0" на старших могательной величины Ag и весь процесс

O-1) выходах РПП 16, на J-м выходе устанав- 20 повторяется анэлогичйо 6писанному (элеливается уровень "Лог.1". Далее, БУ36 вы-. менты 7-99 структурной схемы алгоритма дает ситнал высокого уровня на самоповерки, фиг.4). шестнадцатом выходе 28, которь1й разреша-. В алгоритме (фиг.5) использованы слеет прохождение сигнала с выхода БСТ 29 на дующие условные обозначения: J — номер второй вход РПП 16. БУ 36 анализирует со- 25 разряда, участвующего в кодированйи изстояние сигнала нэ четвертом входе 27; Ес- меряемой величййь ; ADRl —. адрес 1-"го разли на данном входе присутствует сигнал ряда в БПП 51 при выполнении условия: вйсокогоуровня и выполняется условие)ii, (в+1) < ) (и+с}) или в БОП 52 при выполто на адресной шине 12 БУ 36 формируетСя нении услдвия:.1 j m. адрес j- ãî разряда, При j m

5, поступающий на входчтения БОП52.При 36, что свидетельствует о сбросе Pflll 16.

; J >m(j-йразрядпринэдлежиткгруппе "точ- . Сброс РГ 49 производится отрицательным ных") БУ 36 выдает сигнал низкого уровня имйульсом на третьем вйходе 7 БУ 36. Дана четвертом выходе 9, коммутирующий " ric, БУЗ&выдаетположительныйсигнал на группуk выходов БПП51 на первую группу 40 шестом выходе 11, который коммутйрует

k входов АЛУ 48, При подаче положитель- . входную шину 1 устройства на входную шиного-импульса на пятый выход 10 БУ 36 нуРГ49, По переднемуфронтуимпульсана происходит вычитание иэ значения, посту- девятнадцатом выходе 8 БУ 36 производитпающего на вторую группу k входов АЛУ-48 ся зайись входной измеряемой величины в от РГ 49, зйачения, поступающего на пер- 45 РГ 49, Сигнал йизкого уровня-на шестом вую группу k входов АЛУ 48, По переднему выходе 11 БУ 36 коммутирует выходную шйфронту импульса на девятнадцатом выходе ну АЛУ 48 нэ входную шину РГ 49. Сигнал

8 БУ 36 результат вычитания с выходной низкого уровня на двадцатом выходе 34 БУ шийы АЛУ48 переписывается в РГ49, Да- 36 коммутирует на второй вход Prifl 16 лее, БУ 36 переходит к анализу сигнала на 50 двадцать первый выход 35 БУ 36. Номер пятом входе 28, Сигнал высокого уровня на разряда ) устанавливается равнйм 1. По этом входе свидетельствует о том, что вто- . переднему фронту импульса на седьмом рое кодирование Ац не закончено. По за- выходе 17 БУ36старший разрядна выходе днему фронту сигнала на седьмом выходе РПП 16 переводится в состояние "Лог.1".

17 БУ 36 информация с выхода БСТ 29 55 На адресной шине 12 БУ 36 формируется переписывается йа j-й выход РПП 16, а по адрес j-ro веса в БОП 52 (при j m) или в переднему фронтуЦ+1)-й выход РПП 16ус- БПП 51 (при J > m). При j < m БУ 36 на танавливается в состояние "Лог.1", Далее, четвертом выходе 9выдаетсигнал высокого номер разряда, участвующего в кодирова- уровня, коммутирующий выходную шину нии Ац увеличивается нэ 1, т.е. j = j+1, и БУ

ЫП Ы на первую входную шину АЛУ 48, и отрицательный импульс на пбрвом выходе

-Б, по которому инфьрмация считывается из

ЯЧЕЙКИ С аДРЕСОМ ADAI на ЬЫХОДНУЮ ШИНУ

БОП52. При) Ih БУ36 на четвертом выходе

9 выдает сигнал низкого уровня, коммутирующий выходную шину БПП 51 на первую входную шину АЛУ 48. Далее, выполняется сравнение кода К, записанного а РГ 49 с кодом К . Сравнение выполняется в ББ 4 утем вычитания из кода K кода веса )-ro разряда и анализа знака Z, Я) и

1,K

o,ê к, Для этого БУ 36 подает положительный импульс на вход управления 10 АЛУ 48, по которому происходит вычитание из содер. жимого РГ 49 веса J-ro разряда. По переДйе. Му фронту импульса на девятнадцатом выходе 8 БУ 36 полученная таким Образом разность записывается в РГ 49. Далее, BY

36 анализирует состояние шестого входа

13. При положительном сигнале на этом входе, что соответствует выполнению условия К < К производйтся восстановление разности до исходной величины К (К = К+

+KI), для чего подается отрицательный импульс йа управляющий ьход АЛУ 48. Результат суммирования формируетс в РГ 49 по переднему фройту импульса на девятнадцатом выходе 8 BY 36. Ha svopaA вход

РПП 16 в этом случае БУ 36 подйет уровень

"Лог.0", При отрицательном сигнале на шестом входе 13 BV 36, что соответствует выполнеWe условия К K, БУ 36 ПОдйет на второй вход РПП 16 уровень "Лог.1"; По заднему фронту импульса на первом вада РПП 16 информация с его второго входа перепИСЫвается íà J-й выход, Далее, БУ 36 переходйт к анализу сигнала на пятом входе 18, При наличии положительйого сигнала на атом входе производится уьелйчение номера разряда J на 1 и BY 36 переходит к следующему такту преобразования (элемент 17 структурной схемы на фиг,5). Описанйая роцедура выполняется для всех (и+О) разрядОв; СигНаЛ НИЗКОГО урОВНя йа ПятОМ ВХОдв 18 BY 36 свидетельствует О конце цикла цифроаналогового преобразования. В результате, на выходе РПП 16 сформирован коД входной величины К, а нй выходах 46 и

45 устройства присутствуют соответствующие ему аналоговые сигналы Аь и Ai.

Примеры реализации блоков предлагаемого устройства, Блок управления может быть синтезирован различными методами. Например, он

15 может быть выполнен на Основе автомата с памятью или rIO принципу программньго управления, Для формирования упраьлвощих сигналоь прим6н6на пбсл6довательньсхная схема с использованием ПЗУ необходимые для управления работой

ЦАП упраьляющие и условные сигналы приведены в таблице.

Гаким образом, ь предлагаемом устройстве формирование scrlovoratenbHoro аналогового сигнала происходит с учетбм реальных весов основного и вспомогательного йреобразоьатеелей код — тьк, чть позволяет повысить точность цифроаналогового преобразования в широком температурном и ьрбмбннОМ диапазонах и рименить в качестве вспомогательного преобразователя код — ток серийнь ВЫПусхавмый ЦАП малой разрядности, Формула изобретения

1. Цифроаналоговый преобразьватель, содержащий вспомогательный преобразоЬатЕЛЬ КОДа В тОК ВЫЧИСЛИтеЛЬНЫй 6hOK, инФОРМйЦИОННЫ6 ВХОДЫ KotOPOrO ЯЬЛЯЮтСЯ

ВХОдНЬй ШИНай преОбразуЕМОГО КОда, труПпа управляющих входов подключена к coot" ветствующим выходам групйы выходов блока упрйьления, а управляющие входы с первого по шестой включительно соединеНЫ СбответСтВЕННО С ВЫХОДаМИ С ri6P80rO ПО шестой блока управления, первый и второй

6_#_04bi kaT0p0r0 являются соьтветственно

35 первой и 6topoA модными шинами управления, а седьмой выход соединен с мьдьм

СИНХРОйИЗаЦИИ ПЕРЬОГЬ Р6ГИСтРа пОСЛЕДОьательного приближения, информационный вход которого подключен к выходу

40 циФрового коммутатора, выходы соединены с соотьетсвтующими информационными входами регистра, вход управления которого соедин6н с восьмым выходом блока управления, а выходы соединены с

45 соответствующими входами основного преОбразователя кода в ток, выход которого соединен с первым входом блока сравнения токов И яВЛЯЕтСя rI6psOA выходной шиной.

Девятый и Десятый ьыхоДы блока yripssII650 ния соединены соответственно с первым и вторим входами управления цифрового

КОММутаторй. а ОДИННйдцйтый H двеНадцатый выходы подключены соответственно к входу записи и входу синхронизации регистра сдвига, 0 t л и ч а lo шийся тем, to, с целью поьышения точности преобразования,- в него введены преобразователь тока в напряжение, блок деления токов, элемент и. блок постоянной памяти, счетчик и 6toрой регйстр последоаательногь приближе1 750060

10 соединен с выходом вспомогательного преобразователя кода в ток, а выход объе- 15 динен с выходом основного преобразова20

25 выходом регистра сдвига, информационные входы которого подключены к соответ- 30

50 первого цифрового коммутатора, первый и 55 второй управляющие входы являются соответственно первым и вторым управляющи- . ния, информационные выходы которого соединены с соответствующими входами вспомогательного преобразователя кода в ток, информационный вход объединен с информационным входом первого регистра последовательного приближения, а вход синхронизации и управляющий выход соединены соответственно с тринадцатым выходом и третьим входом блока управления, четырнадцатый и пятнадцатый выходы которого соединены соответственно с первым и вторым входами управления блока деления токов, информационный вход которого теля кода в ток и соединен с входом преобразователя тока в напряжение, выход которого является второй выходной шиной, второй вход блока сравнения токов соединен с шиной нулевого потенциала, а выход соединен с первым входом элемента И и четвертым входом блока управления, шестнадцатый выход которого соединен с вторым входом элемента И, выход которого подключен к первому информационному входу цифрового коммутатора, второй информационный вход которого соединен с ствующим выходам блока постоянной памяти, входы которого подключены к соответствующим выходам счетчика, вход сброса и синхронизации которого соединены соответственно с семнадцатым и восемнадцатым выходами блока управления, девятнадцатый, двадцатый и двадцать первый выходы которого соединены соответственно с седьмым управляющим входом вычислительного блока, с третьим упрэвляющим и третьим информационным входами цифрово