Устройство для синхронизации вычислительной системы

Устройство для синхронизации вычислительной системы

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для синхронизации вычислительных систем, работающих в реальном масштабе времени. Целью изобретения является повышение достоверности. Устройство содержит генератор 1 тактовых импульсов, дешифратор 6, счетчики 2-4. сумматор 5, блок 7 анализа, делитель 8 частоты , триггер 9 и два элемента 10,11 задержки . Устройство обеспечивает абсолютную компенсацию погрешности синхронизации, накопленной в i-м цикле в течение (М)-го цикла. 6 ил

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

17517З7 А1 (19) (I I ) (ssjs G 06 F 1/04

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ пРи Гкнт сссР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (2 1) 4850726/24 . (22) 10.07.90 (46) 30,07.92. Бюл. ¹ 28 (71) Специальное конструкторское бюро

Производственного обьединения "Коммунар" (72) А. Е. Горбель, Б, В; Остроумов, В, И. Петренко и В.,В. Тарасенко (56) Авторское свидетельство СССР № 1149235, кл. G 06 F 1/04, 1985.

Авторское свидетельство СССР

¹ 1456942, кл. 6 06 F 1/04, 1989; (54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ

ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ (57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано для синхронизации вычислительных систем, работающих в реальном масштабе времени. Целью изобретения является повышение достоверности. Устройство содержит генератор 1 тактовых импульсов, дешифратор 6, счетчики 2-4. сумматор 5, блок 7 анализа, делитель 8 частоты, триггер 9 и два элемента 10, 11 задержки, Устройство обеспечивает абсолютную компенсацию по греш ности синхронизации, накопленной в i-м цикле в течение (!+1)-ro цикла. 6 ил.

1751737

30

Кс=—

Изобретение относится к автоматике и вычислительной технике и может быть использовано для синхронизации вычислительной системы, работающей в реальном масштабе времени.

Цель изобретения — повышение достоверности функционирования.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 и 3 — функциональные схемы блока анализа и делителя частоты соответственно; на фиг. 4 — временная диаграмма, иллюстрирующая поступление импульса синхронизации на вход синхронизации устройства при совпадении с импульсом частоты генератора; на фиг, 5 — временная диаграмма работы блока анализа; на фиг. 6 — временная диаграмма работы делителя частоты.

Устройство для сийхронизации вычислительной системы содержит генератор il, счетчики 2-4 тактовых импульсов, сумматор

5, дешифратор 6, блок 7 анализа, делитель

8 частоты, триггер 9, первый 10 и второй 11 элементы задержки, вход 12 кода синхронизации, вход 13 пуска, вход 14 синхронизации и выход 15, Блок 7 анализа включают триггеры 16—

1 8, элементы И 19-21, элементы ИЛИ 22 и

23, элемент HE 24, вход 25 записи, вход 26 . установки, вход 27 синхронизации, вход 28 установки, вход 29 ошибки и выходы 30 — 33, Делитель 8 частоты содержит вычитающий счетчик 34, триггер 35 и элемент И 36, а также информационные входы 37 и 38, вход 39 синхронизации, вход 40 разрешения, вход 41 установки и выход 42;

Устройство работает следующим образом.

Запуск устройства происходит по появлении на входе 13 пуска единичного сигнала. В произвольный момент времени, но обязательно до подачи на вход 13 пуска единичного сигнала на входы 12 кода синхронизации поступает код синхронизации

K„-. равный произведению количества синхроимпульсов на каждом из выходов 15 синхронизации в течение одного периода . синхроиизирующи"., импульсов на входе 14 устройства на количество выходов 15, т. е. где! — количество импульсов на каждом из выходов устройства за один период синхроимпульсов на входе устройства;

l — количество выходов устройства.

Таким образом, К,=-h — номинальному количеству импульсов за один цикл работы . устройства на выходе делителя частоты. После этого делитель частоты начинает работать с коэффициентом деления Кд=2, так как на его первый и второй входы управления поступают соответственно единичный и нулевой сигналы с выходов блока 7 анализа, Так как в счетчике 4 записан нулевой код, поступающий на входы второй группы сумматора 5, то на выходы сумматора 5 выдается без изменения код синхронизации, поступающий на входы первой группы сумматора с выходов 12 кода синхронизации.

Этот код поступает на входы информации счетчика 3 и по импульсу с выхода элемента

11 задержки, поступающему на вход записи счетчика 3 устанавливается нулевой сигнал, поступающий на вход управления блока 7

По каждому импульсу на выходе делителя 8 частоты, поступающему на С-вход счетчика

2, он изменяет свое состояние и сигналы с выходов этого счетчика через дешифратор 6 поступают на входы 15 устройства. Эти же импульсы с выхода делителя частоты поступают и на С-вход вычитающего счетчика за писывается в него. При этом на выходе заема счетчика 3. в который записан код синхронизации, и по каждому из импульсов содержи "ое счетчика уменьшается на единицу, Поскольку в счетчике 4 записан нулевой код, то на его выходе заема присутствует единичный сигнал, поступающий на вход ошибки блока 7, в результате чего на выходе частоты блока анализа отсутствуют импульсы частоты и счетчик 4 не изменяет своего состояния. B этом случае значение сигнала на выходе знака ошибки блока 7, поступающего на вход управления реверсом счетчика 4, безразлично.

При поступлении второго после запуска устройства импульса на вход 14 синхронизации триггер 9 по его фронту устанавливается в исходное состояние. и на входе запрета делителя 8 частоты устанавливается нулевой сигнал, который запрещает прохождение импульсов на выход делителя, вследствие чего исключается возможность изменения состояния счетчиков 2 и 3 и записи в счетчик 4 искаженного кода. Затем задерживающий импульс с выхода элемента 10 задержки поступает на вход записи счетчика 4, на входы информации которого посгупает код состояния разрядов с выхода вычитающего счетчика 3. Если в течение первого цикла работы устройства частоты генератора 1 сохраняла свое номинальное значение, то на входы счетчиков 2 и 3 должно было поступить h импульсов с выхода делителя 8 частоты. Следовательно, на каждом из L выходов 15 устройства будет сформировано по I выходных импульсов в счетчике 2 выполнит 1 полных циклов пересчета импульсов и придет в исходное состо1751737

Ьп= n-k, (2): представляющая собой код суммарного ко- 5 личества импульсов, которое необходимо сформировать на выходах 15 устройства, в следующем цикле работы устройства. чтобы их суммарное количество за истекающий (второй) и последующий (третий) циклы ра- 5 боты равнялось 2п, т. е. в среднем по и импульсов за цикл, По импульсу с выхода второго элемента 11 задержки число

Л A записывается в счетчик 3. Так как в счетяние, а содержимое счетчика 3 станет равным нулю. Таким образом, по импульсу на входе записи счетчика 4 в него запишется опять нулевой код и дальнейшая работа устройства во втором цикле будет аналогична описанной.

Если в течение второго цикла работы устройства частота генератора 1 увеличилась, то за один цикл работы на входы счетчиков 2 и 3 поступает (и+К) импульсов.

После отсчета и импульсов счетчиком 3 его состояние становится равным нулю и на его выходе заема появляется единичный сигнал, поступающий на вход управления блока 7, а по (и+1)-му импульсу все разряды счетчика принимают единичное значение и сигнал на его выходе заема вновь становится нулевым, В дальнейшем по каждому им. пульсу на входе счетчика 3, начиная с (и+2)-го, из кода "Bce единицы" вычитается по единице. Одновременно счетчик 2 продолжает пересчет импульсов. и на выходах

15 устройства формированы избыточные импульсы, общее количество которых равно

К. B момент поступления синхроимпульса . на вход 14 устройства триггер 9 устанавливается в исходное состояние и нулевым cNrналом на входе запрета делителя 8 частоты блокирует его работу. Так как на вход счетчика 3 поступило (n+K) импульсов, то его состояние отличается от нуля; и код, находящийся в счетчике, представляет собой второй дополнительный код числа К, т. е. обратный код числа К, увеличенный на единицу. Этот код поступает на входы информации счетчика 4 и по импульсу с выхода первого элемента 10 задержки записывается в него. С выходов счетчика 4 второй дополнительный код числа К поступает на входы второй группы сумматора 5, на входы первой группы которого поступает код Кс=п.

Прй сложении этих концов на выходе сумматора 5 получается разность между значением кода синхронизации и количеством избыточных импульсов чике 4 записан второй дополнительный код числа К, отличный от нуля, то на его выходе заема появляется нулевой сигнал, поступающий на вход ошибки блока 7. Так как на

5 вход управления этого блока в предыдущем цикле поступал единичный сигнал с выхода заема счетчика 3, то по импульсу на входе записи блока 7 на выходе знака ошибки устанавливается единичный сигнал, кото10 рый, поступая на вход реверса счетчика 4, переводит его в режим суммирования. Кроме того, на выходах управления блока 7 устанавливаются единичные сигналы, задающие коэффициенты делейия управля15 емого делителя 8 частоты КД=4. После окончания импульса с выхода элемента 12 задержки триггер 9 устанавливается в "1" и разрешает работу делителя 8 частоты. На выходе делителя появляется частота, в два

20 раза меньшая, чем при работе в предыдущем цикле, которая поступает на С-входы счетчиков 2 и 3 и вход синхронизации блока

7. Счетчик 2 производит пересчет импульсов, и на выходах 15 устройства появляются

25 выходные сигналы„но частота йх изменения в два раза меньше нг финальной, Одновременно по каждому из этих импульсов содержимое счетчика 3 уменьшается на единицу, а на С-вход счетчика 4 поступают

30 импульсы с выхода частоты блока 7, причем частота этих импульсов равна частоте на выходе делителя 8. Счетчик 4 по каждому из этих импульсов увеличивает свое содержимое на единицу и при поступлении на его

35 С-вход К-го импульса значение всех его разрядов становится равным нулю, а на выходе заема появляется единичный сигнал, кото.рый поступает на вход ошибки блока 7. После этого на втором выходе управления

40 этого блока появляется нулевой сигнал и прекращается формирование импульсов частоты на выходе частоты этого же блока. Это приводит к тому что счетчик 4 остается в нулевом состоянии, а коэффициент деления

45 делителя 8 частоты становится равным номинальному (Кд--2) и дальнейшая работа устройства до конца цикла происходит .аналогично описанной. Таким образом, для компенсации положительной ошибки в те0 чение К периодов выходных импульсов делителя 8 частоты частота была в два раза меньше номинальной и за это время вместо К импульсов номинальной частоты было выдано К импульсов s два раза меньшей час5 тоты, т. е. в течение третьего цикла работы было сформировано Л и= и- К выходных импульсов на вйходах 15 устройства, что в сумме за предыдущий и текущий циклы составляет 2 и или в среднем по и импульсов

1751737

25

55 за цикл. Так как счетчик 2 по окончании циклл работы, в котором была определена ошибка, не приводился в исходное состояние, то после поступления нэ его С-вход

An "импульсов он должен установиться в исходное состояние к окончанию третьего цикла работы, если в процессе отработки . этого цикла не накойилось новой ошибки.

Пусть в третьем цикле работы устройства частота генератора 1 уменьшилась. В этом случае на выходах 15 устройства формируется меньшее количество импульсов (n-m) и после окончания третьего цикла в счетчике 3 находится число m. равное числу недостающих импульсов, выраженное в 15 прямом коде, так как разряды счетчика 3 не йриннимали нулевого состояния. Это приводит к тому, что в третьем цикле работы на входе управления блока 7 единичный сигнал не noëâëÿåòñÿ и при поступлении импульса 20 нэ вход f4 синхронизации в счетчик 4 записывается число m, в счетчик 3- — число

Лп=-и+ m, на первом и втором выходах упрэвяения блока 7 устанавливаются нулевые сйгналы. а нэ выходе знака ошибки — нулевой сигнал, После окончания импульса с выхода элг, лента 11 задержки триггер 9 устанавли- вэется в "1" и разрешает работу делителя 8 чпстоты. который начинает формировать на своем выходе частоту, равную частоте генератора 1, тэк как на его входы управления поступают нулевые сигналы и его коэффициент деления КД=1. Аналогично описанному по каждому из импульсов на выходе делителя в счетчике 3 происходит уменьшение содержимого на единицу, а счетчик 2 производит пересчет импульсов и на выходах 15 формируются выходные сигналы. На выходе частоты блока 7 формируются импульсы, частота которых в два раза меньше частоты на выходе делителя 8; по каждому из которых из содержимого счетчика 4 вычитается единица, поскольку на его вход управления реверсом поступает нулевой сигнал с выхода знака ошибки блока 7. определяющий его работу в режиме вычитания, После поступления на С-вход счетчика

4 гп импульсов его содержимое становится равным нулю. а на выходе заема устанавливается единичный сигнал, который поступает на вход ошибки блока 7. Поступление этого сигнала на блок 7 приводит к тому, что на его перво л выходе устанавливается единичный сигнал. на втором выходе сохраняется нулевой сигнал. а на выходе частоты прекращается формирование импульсов и устанавливается единичный сигнал. После этого сигналь1 с выходов управления блока

7 поступают на одноименные входы делителя 8 частоты и устанавливают его коэффициент деления Кд=2, Дальнейшая работа устройства до конца цикла аналогична описанной. В итоге в течение четвертого цикла работы устройства на выходах устройства будет сформировано (n+rn) импульсов и, если не произойдет накопления ошибки эа четвертый цикл работы, к окончанию цикла состояние счетчика 3 должно равняться нулю, счетчик 2, пересчитав-номинальное за четыре цикла работы 4 и колйчество импульсов, устанавливается в исходное состояние и дальнейшая работа устройства происходит аналогйчно описанной.

Формула изобретения

Устройство для синхронизации вычислительной системь1, содержащее генератор тактовых импульсов, делитель частоты, первый счетчик, дешифратор, причем выход генератора тактовых импульсов подключен к тактовому входу делителя частоты, выход которого соединен со счетным входом первого счетчика,-выход которото соединен с входом дешифратора, выход которого явля-. ется информационным выходом устройства, о т л и ч а ю щ е е с я тем; что. с целью повышения достоверности функционирования устройства, в него введены двэ счетчика, сумматор. триггер. два элемента задержки, блок анализа, . причем первый вход сумматора соединен с входом кОда синхронизации устройства. второй вход и выход сумматора — соответственно с информационйым выходом второго счетчика и информационным входом третьего счетчика, информационный выход которого соединен с информационным входом второго счетчика. вход пуска устройства подключен к входам начальной установки первого и третьего счетчиков и информационному входу триггера, выход делителя частоты соединен с синхровходами блока анализа и третьего счетчика. вход синхронизации устройства подключен к входу сброса триггера и через первый элемент задержки к входу разрешения второго счетчика, вхсду записи блока анализа и входу второго элемента задержки, выход которого соединен с синхровходом триггера, входом разрешения третьего счетчика, первым установочным входом блока анализа и установочным входом делителя частоты, прямой выход триггера соединен с входом разрешения делителя частоты, выход переполнения второго счетчика — с входом признака ошибки блока анализа. выход переполнения третьего счетчика — с вторым установочным входом блока анализа,.

1751737

86

27 первый выход блока анализа соединен со элемента НЕ, вход которого является вхосчетным входом второго счетчика, второй дом признака ошибки блока анализа и соевыход — с синхровходом.второго счетчика, динен с первым входом первого элемента третий и четвертый выходы — с информаци- ИЛИ, второй вход которого соединен с втоонными входами делителя частоты, блок 5 рым входом второго элемента И и выходом анализа содержит три триггера, три элемен- третьего элемента И, входы второго элемента И, два элемента ИЛИ и элемент НЕ, при- ta ИЛИ соединены соответственно с-выхочем в блоке анализа выход первого триггера дами третьего триггера и второго элемента соединен с информационным входом второ- И, выход первого элемента И соединен с го триггера, прямой выход которого являет- 10 синхровходом третьего триггера, выходы ся. первым выходом блока анализа, второго элемейта ИЛИ, первого элемента синхровход второго триггера и вход сброса ИЛИ и третьего элемента И являются втотретьего триггера соединены с входом за- рым, третьим и четвертым выходами блока . писи блока анализа:, первые. входы первого анализа соответСтвенно. R- и Л- входы пери второго элементов Й и синхровход перво- 15 вого триггера соединены с первым и вторым го триггера соединены с синхровходом бло- установочными входами блока анализа сока анализа, прямой выход второго триггера — ответственно, К-вход с шиной нулевого пос первым входом третьего элемента И. вто- тенциала блока анализа, инверсный выход рой вход которого соедииен с вторым sxî- второго триггера соединен с третьим входом первого элемента И и выходом 20 дом первого элемейта И.

35 " " УО

1751737

1751737 е

Составитель И.Сафронова

Техред М.Моргентал Корректор З.Салко

Редактор А,Огар

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

Заказ 2691 Тираж ::. Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35. Раушская наб., 4/5