Устройство для извлечения квадратного корня

Устройство для извлечения квадратного корня

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных вычислительных системах для аппаратной реализации операции извлечения квадратного корня из комплексного числа. Целью изобретения является расширение функциональных возможностей за счет возможности извлечения квадратного корня из комплексных чисел. Устройство содержит блок 1 управления, сумматоры 2,1-2.8 по модулю два, мультиплексоры 3.1-3.9, регистры 4.1-4.4, сдвигатели 5.1-5.6, сумматоры 6.1-6.4 и триггер 7.1 з. п. ф-лы, 3 ил.

союз соВетских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (sl)s G 06 F 7/552

ГОСУДАРСТВЕННЪ|Й КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЪ!ТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (1

f2

1Ч (21) 4840160/24 (22) 19.06.90

{46) 30,07.92. Бюл. N. 28 (7 1) Московский лесотехнический институт (72) А. Д. Марковский, А. В. Боровицкий, Г, Г. Меликов и Е. С. Лункин (56) Авторское свидетельство СССР

М 1381497, кл, G 06 F 7/552, 1976.

Авторское свидетельство СССР

В 1506442, кл. G 06 F 7/544, 1986. (54) УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ

КВАДРАТНОГО КОРНЯ (57) Изобретение относится к вычислитель- ной технике и может быть использовано в,,5U ÄÄ 1751752 А1 универсальных и специализированных вычислительных системах для аппаратной реализации операции извлечения квадратного корня из комплексного числа, Целью изобретения является расширение функциональных возможностей за счет возможности извлечения квадратного корня из комплексных чисел. Устройство содержит блок 1 управления, сумматоры 2,1 — 2.8 по модулю два, мультиплексоры 3,1 — 3.9, регистры 4,1 — 4.4, сдвигатели 5.1-5.6, сумматоры

6,1-6.4 и триггер 7.1 з, и. ф-лы, 3 ил.

1751752

Изобретение относится к вычислительной технике и может быть, использовано в универсальных и специализированных вычислительных системах для аппаратной реализации операции вида

Z=- U+Wl=Px+ yi в форме с фиксированной точкой.

Цель изобретения — расширение функциональных возможностей устройства за счет извлечения квадратного корня из комплексных чисел.

На фиг, 1 представлена структурная схема устройства для извлечения квадратного корня из комплексного числа; на фиг, 2 — структурная схема блока управления; на фиг. 3 — функциональная электрическая схема узла формирования управляющих сигналов.

Устройство содержит блок 1 управления, восемь сумматоров 2 по модулю два. девять мультиплексоров 3, четыре регистра

4, шесть сдвигателей 5, четыре сумматора 6, триггер 7 и имеет четыре входа 8-11 и три выхода 12 — 14.

: Блок управления включает в себя узел

15 формирования управляющих сигналов, два узла 16 выбора старшей единицы, двигатель 17, два мультиплексора 18, два сумматора 19 по модулю два, элемент НЕ 20, а также имеет первый 10, второй 11. третий 21 и четвертый 22 входы, первый 12, второй— девятый выходы 23-30.

Узел формирования управляющих сигналов содержит девять элементов И 31 и шесть элементов ИЛИ 32, а также имеет первый 10, второй 33, третий 11, четвертый — шестой входы 34 — 36, первый 12, второйпятый выходы 23-26 и шестой выход 30, Работа устройства основана на и"пользовании итерационного алгоритма.

Устройство производит выполнение операции я=О;ВП= x+ у), xg )-1,1), ye)-1,1), (1)

Операнды х и у представлены (n+1)-разрядными дополнительными кодами в формате с фиксированной запятой, Нулевой разряд каждого кода определяет значение знака соответствующего операнда, а разряды с первого по и-й — соответствующие числовые разряды операнда.

Вычисление значения комплексного числа 7 производится в два этапа, На первом этапе Ь КС(1,2„„,q} вычисления выполнгнотся с использованием рекуррентных соотношений: а :-а -1-Sk Ь)-1,2 ) -а -1,2

-)k,, -Р.) - г)

Ь ;=Ь .1+Я лм.2 — t)k-1 2

Ck =ck-1-Яьг) -1 2

dk:=-dk-1+Я ЬС1-1.2

-0k+1)..

Начальные условия определяются соотнош ен ия ми . ао= > . Я9пх; (6)

Ьо=-х. Sgnx, (7)

5 со=у, Sgnх; (8)

do =x. Sgnx. (9)

Значение Sk определяется на первом этапе вычислений знаком операнда ak 1:

Я =Sgnak-1= "-2.а -<(0) . (10)

10 Значение величины jk на первом этапе вычислений определяется разностью номеров старшего числового разряда кода ak-1, имеющего единичное (нулевое} значение при положительном (отрицательном) значе15 нии величины а ->, и старшего разряда кода

Ь -1; имеющего единичное значение, в соответствии с выражениями;

W:= бь при Sgn X= 1, (21) )1 := min{jr; p()i bk<{j)= 1} (11)

20 j2k,=- mingj<-. Д 4)/ ak-qo)= а л{0)} (12)

jk, =п1ах(0, J2k jtk}. (13)

Первый этап вычислений продолжается до тех пор, пока в результате выполнения очередной q-й итерации не будет выпол .ено

25 условие

jag j < 2, (14) где m — мультипликативная разрядность вычислений, m > п, Второй этап выполнения операции реа30 лизует вычисления с использованием рекуррентных соотношений%({ц+ 1,q+ 2,... t};

bk:=-bk- )+Sk.bk 1,2-) + Ь -1.2 (ч 2) (15)

ck:=ck- l+ Sk.Gk-.).2 " ") (16)

Ф б„ „- Я И 2 0 1) (17)

35 На втором этапе вычислений значение

Sk определяется значением нулевого разряда кода операнда Ь -1 в соответствии с выражением

Sk=Sgn(1 — bk-1)=1- 2.Ь -1 (О) (18)

40 {Нулевой разряд кода Ь -1 определяет значение целой части операнда Ь -1.

Значение величины jk на втором этапе вычислений определяется номером старшего разряда дробной части кода Ь -1, имею45 щего нулевое (единичное) значение при

Ьк-1< 1 (Ь;-1 >w 1) в соответствии с выражени ем

jk:=mingy pjl bk-<{j)=hk-;(О)}, (19)

Второ 1 этап вычислений продолжается

50 до тех пор, пока в результате реализации очередной t-й итерации не будет выполнено условие

j1-bt l <2 (20)

Значения действительной 0 и мнимой

55 Вl частей результата формируются по окончании вычислений согласно выражениям: сь и ри Sg и х=-1;

1751752

20

30

40

d<, при Sgbn х=1;

U =

-сь при Sgn х=-1. (22)

Устройство работает следующим образом, В исходном состоянии признак "Конец операции", поступающий с первого выхода блока 1 управления на выход 12 устройства, имеет единичное значение. На вход 11 устройства непрерывно пос упают тактовые импульсы (ТИ). На входы 8 и 9 устройства поступают значения аргументов у и х соответственно. При поступлении в устройство коды аргументов дополняются нулями до V числовых разрядов (V- вычислительная разрядность, обеспечивающая заданную величину погрешности при усечении чисел, сдвигаемых за пределы разрядной сетки, V» m), Первый и второй сумматоры 2 по модулю два осуществляют преобразования кодов, поступающих на их первые входы, согласно (б) и (7) соответственно, В результате начальные значения ао, bp, ср и 0о поступают на первые входы первого— четвертого мультиплексоров 3 соответственно, Знак операнда х поступает также на информационный вход триггера 7. Единичное значение признака "Конец операции", поступая на управляющие входы первогочетвертого мультиплексоров 3 с первого Bbtхода. блока 1 управления, обеспечивает прохождение информации с вторых информационных входов первого — четвертого мультиплексоров 3 нэ информационные входы соответствующих регистров 4;

Для начала вычислений синхронно с одним из ТИ на вход 10 устройства подается сигнал "Пуск", поступающий на первый вход блока 1 управления. Блок 1 управления по сигналу "Пуск" формирует на своем втором выходе сигнал "Занесение 1", на своам третьем выходе — сигнал "Занесение 2", поступающие на входы занесения регистров 4

Поступившая на входы регистров 4 информация записывается в первый регистр 4 по сигналу "Занесение 1" и во второй, третий и четвертый регистры 4 — по сигналу "Занесение 2". Кроме того, сигнал "Пуск" поступает на вход занесения триггера 7, обеспечивая занесение в триггер 7 знака операнда х. С выходов первого и второго регистров 4 (m+1)-разрядные коды Bp* и bp*, содержащие старшие разряды кодов ао и Ьо, поступают на третий и четвертый входы блока 1 управления соответственно.

Если значения величины ао* и Ь< * одновременно равны нулю, признак "Конец операции" сохраняет единичное значение и вычисления не производятся. На выходах 13 и 14 устройства формируется нулевой код результата.

При отличных от нуля значениях величин ао* и Ьо* признак "Конец операции" принимает нулевое значение, признак "Номер этапа" на девятом выходе блока 1 управления принимает единичное значение и в устройстве начинается первый этап вычислений.

На первом этапе вычислений при выполнении k-й итерации У k б (1,2,...,q) единичное значение признака "Номер этапа", поступая на управляющие входы пятогоседьмого мультиплексоров 3, обеспечивает прохождение информации с вторых информационных входов указанных мультиплексоров на их выходы. На вторые входы третьего и пятого сумматоров 2 по модулю два с четвертого выхода блока 1 управления, на вторые входы четвертого и шестого сумматоров 2 по модулю два с пятого выхода блока 1 управления поступают сигналы "Инверсия 1" и "Инверсия 2" соответственно, значения которых определяются таблицей .

Третий — шестой сумматоры 2 по модулю два осуществляют поразрядное суммирование кодов, поступающих на их первые входы с выходов первого — четвертого регистров 4 соответственно с переменной, поступающей на их вторые входы. В результате на выходах третьего — шестого сумматоров 2 по модулю два формируются значения

Sl< Bk-1 — Sk.bk-, Sk ck-1, "Sk,dk-1, которые с выходов сумматоров 2 по модулю два поступают на первые входы первого, третьего, пятого и шестого сдвигателей 5 соответственно. На первые входы второго и четвертого сдвигателей 5 поступают с инверсного выхода первого и выхода второго регистров

4 значения al<-1 и bk-1 соответственно, Блок

1 управления вырабатывает на своем шестом выходе m-разрядный унитарный двоичный код 1 ) <,. содержащий единицу в jk-м разряде и нули в остальных разрядах, поступающий на вторые входы первого и третьего сдвигателей 5. На седьмом выходе блока 1 управления вырабатывается m-разрядный унитарный двоичный код l к, содержащий единИцу в (2.jk+2)-м разряде и нули в осталь175!752

30

55 ных разрядах, который поступает на вторые входы второго и четвертого сдвигателей 5.

На восьмом выходе блока 1 управления формируется fn — разрядный унитарный двоичный код !(1(<, содержащий единицу в О!<+1)-м (з) разряде и нули в остальных разрядах, поступающий на вторые входы пятого и шестого сдвигателей 5. Сдвигатели 5 осуществляют сдвиг в сторону младших разрядов кода, поступивших на их первые входы, на число разрядов, соответствующее номеру единичного разряде в унитарных кодэх, поступающих на вторые входы. В результате на выходах первого — шестого сдвигателей 5 формируются значения Sk.ak-1.2 1, -ak -1„

2-(2.1!<+2), 2-! !< Ь 2-(2! !<+2) 2 (!(<+1)ll Sk,.dk 1,2 к, которые поступают непосредственно либо через пятый — седьмой мультиплексоры 3 и седьмой сумматор 2 по модулю двэ па второй вход второго, третий вход первого, второй вход первого, третий вход второго, второй вход четвертого и второй вход третьего сумматоров 6 соответственно. На первые .входы первого — четвертого сумматоров 6 поступают с выходов соответствующих регистров 4 значения ak-1 bk-1 с1<-1 и dk-1 соответственно. Сумматоры 6 осуществляют суммирование кодов, поступающих на их входы, в соответствии с (2)-(5), С выходов сумматоров 6 сформированные значения ak, Ь1,, с!< и

dk поступают на первые информационные входы первого, второго, третьего и четвертого мультиплексоров 3 соответственно. Нулевое значение признака "Конец операции", поступающее на управляющие входы первого — четвертого мультиплексоров 3, обеспечивает прохождение информации, с первых информационных входов мультиплексоров 3.1 — 3.4 на информационные входы соответствуюших регистров 4, С

1 приходом очередного TN на втором и на третьем выходах блока 1 управления формируется единичное значение сигналов "Занесение 1" и "Звнесение 2" соответственно, которые, поступая на входы занесения регистров 4, осуществляют запись в регистры 4 сформированных значений а(<, Ьк ск и dk, На этом выполнение k-й итерации первого этапв вычислений завершается, Итерационный процесс первого этапа продолжается до тех пор, пока в результате выполнения очередной q-й итерации значе-! <ия всех m старших числовых разрядов кода а<, поступающего с выхода первого регистра 4 на третий вход блока 1 управления 1, не станут равными нулю или все разряды кода а< * не станут равными единице. 8 этом слу«ае признак "Номер этапа" на девятом выходе блока управления принимает нулевое значение и устройство начинает выполнять второй этап вычислений.

На втором этапе вычислений при выполнении (<-й итерации V !«=..(с)+ 1,g+ 2„..л) нулевой уровень признака "Номер этапа" обеспечивает прохождение информации с первых информационных входов пятогоседьмого мультиплексоров 3 на их выходы, а также, поступая на второй вход седьмого сумматора 2 по модулю два, — прохождение информации с первого входа сумматора 2.7 по модулю два ía его выход без преобразования, Сигналы "Инверсия 1" и "Инверсия

2" формируется на четвертом и пятом выходах блока 1 управления согласно тэблице.

Управляющие коды сдвига! I<(), !()k Il )k формируются на шестом — восьмом выходах блока 1 управления соответственно и поступают на вторые входы соответствующих сдвигателей 5 так же, как и на первом этапе вычислений, В процессе выполнения

k-й итерации второго этапа значения переменных bk, с!< и dk, сформированные вторым — четвертым сумматорами 6 согласно (15)-(17), поступают на информационные входы второ о — четвертого регистров 4 соответственно и заносятся в эти регистры очередным сигналом "Занесение 2". Сигнал

"Занесение 1" на втором этапе вычислений не формируется, вследствие чего в первом регистре 4 сохраняется значение а>, сформированное в результэте выполнения первого этэпа вычислений.

Итерационный процесс второго этапа продолжается до тех пор, пока в результат:=. выполнения очередной т-й итерации все m старшйх разрядов дробной части кода Ь<*, поступающего с выхода второго регистра 4 на четвертый вход блока 1 управления, не станут равными единице, а целая часть кода

b<* равной нулю или все m разрядов дробной части кода b<* не станут равными нулю, а целая часть кода b<* равной единице. В этом случае на первом выходе блока 1 управления будет сформированО единичное значение признака "Конец операции", которое поступает на выход 12 устройства. и устройствг прекращает выполнение операции.

Восьмой сумматор 2 по модулю два осуществляет поразрядное суммирование кода сь поступающего на его первый вход, со значением знакового разряда опервнда х.

Восьмой и девятый мультиплексоры 3 обеспечивают прохождение информации на выходы 13 и 14 устройства соответственно со своих BTopblx информационных входов при единичном значении знакового разряда операнда х и со своих первых информвци1751752

10 онных входов при нулевом значении знакового разряда операнда х, В результате на выходах 13 и 14 устройства будут сформированы согласно (21) и (22) значения мнимой

W и действительной 0 частей результата Z, Блок управления работает следующим образом. В исходном состоянии на первом выходе узла 15, являющемся одновременно выходом 12 блока, формируется единичное значение признака "Конец операции", На вход 11 блока поступают ТИ. Сигнал "Пуск", поступая на вход 10 блока, проходит на первый вход узла 15, в результате чего на втором и третьем выходах узла 15 формируются сигналы "Занесение 1" и "Занесение 2", поступающие соответственно на выходы 23 и

24 блока, На входы 21 и 22 блока поступают (гп+1)- разрядные коды а, 1* и Ьк-1* соответственно. Первый сумматор 19 по модулю два осуществляет поразрядное суммирова, ие числовых разрядов кода ak-1* со значением знакового разряда кода ак *, Второй сумматор 19 по модулю два осуществляет поразрялное суммирование числовых разрядов дробной части кода bk-i* с инверсией разряда целой части кода Ьк-1*, Знаковый разряд кода ак-<* и разряд целой части кода

Ьк-) поступают, кроме того, на четвертый и и яты и входы узла 15 соответствен но. На второй и шестой входы узла 15 поступают значения кодов с выходов первого и второго сумматоров 19 по модулю два соответственно, Узел 15 формирует на своих четвертом— шестом выходах сигналы "Инверсия 1", "Инверсия 2" и признак "Номер этапа", которые поступают на четвертый 25, пятый 26 и девятый 30 выходы блока cQoTBGTGTBBHHo, На первом этапе вычислений единичный уровень признака "Номер этапа" разрешает прохождение информации с вторых информационных входов мультиплексоров

18 на их выходы. Первый и второй узлы 1.6 формируют на своих выходах унитарные коды, содержащие единицу в разрядах, номера которых равны номеру старшего разряда входного кода, имеющего единичное значение и нули в остальных разрядах согласно (12) и (11), Сформированные на выходах первого и второго узлов 16 коды поступают на парвыйл и второй входы сдвигателя 17 соответственно. Сдвигатель 17 осуществляет сдвиг в сторону старших разрядов кода, поступающего на его первый вход, на число разрядов, равное номеру разряда, имеющего единичное значение, в коде, поступающем на его второй вход, На выходе сдвигателя 17 формируется унитарный код согласно (13), который поступает с второго информационного входа второго мульти плексора 18 на выход второго мультиплексора 18 и далее на выходы 27-29 блока.

Выход второго мультиплексора 18 коммутируется с выходами 27 — 29 блока таким образом, что единичное значение jk-го разряда с

5 выхода второго мультиплексора 18 поступает в jk и разряд выхода 27 блока. (2.jk+2)-й разряд выхода 28 блока и (jk+1)-й разряд выхода 29 блока, Остальные разряды выходов 27-29 блока принимают нулевое значе10 ние.

На втором этапе вычислений нулевой уровень признака Номер этапа" обеспечивает прохождение информации с первых информационных входов мультиплексоров 18

15 на их выходы. Второй узел 16 формирует унитарный код, содержащий единицу в jk-м разряде и нули в остальных разрядах соответственно с выражением (19). Сформированный код через второй мультиплексор 18

20 поступает на выходы 27- 29 с описанной соответствующей коммутацией.

Узел формирования управляющих сигналов работает следующим образом, В исходном состоянии на вход ЗЗ узла поступает

25 код, имеющий нулевое значение во всех разрядах или единйчное значение во всех разрядах, на вход Зб узла — код, имеющий нулевое значнеие во всех разрядах. В ðåзультате на выходе 12 узла формируется

30 единичное значение признака "Конец операции", который, поступая на инверсный вход шестого элемента И 31, запрещает прохождение ТИ в входа 11 узла на выходы

23 и 24 узла в качестве сигналов "Занесение

35 1" и "Занесение 2" соответственно. Сигнал

"Пуск", поступающий с входа 10 на первые входы второго и третьего элементов ИЛИ

32, формирует сигналы "Занесение 1" и "Занесение 2" на выходах 23 и 24 узла соответ40 ственно. Если код, поступающий на вход ЗЗ узла, содержит как нули, так и единицы, то на выходах второго и четвертого элементов

И 31 формируются сигналы нулевого урбвня, вследствие чего на выходе 12 узла при45 знак "Конец операции" принимает нулевое значение, Одновременно нулевой сигнал на выходе первого элемента ИЛИ 32; поступая на инверсный вход шестого элемента И 31, разрешает прохождение ТИ с входа 11 узла

50 на первый вход пятого элемента И 31 и на выход 25 узла в качестве сигнала "Занесение 2", Если m-разрядный код, поступаю- щий на входы шестого элемента ИЛИ 32 с входа 36 узла, имеет единичное значение

55 хотя бы в одном разряде, на выходе 30 узла формируется единичное значение признака

"Номер этапа", которое обеспечивает формирование сигнала "Занесение 1" на выхо,де 24 узла. Поступающие ra входы 34 и 35 узла-значения Ьк-1 "(0) и а -1*(0) совместно с

1751752

10

50 сигналом на выходе шестого элемента ИЛИ

32 формируют на выходах 25 и 26 узла соответственно сигналы "Инверсия 1" и "Инверсия 2" согласно таблице.

Формула изобретения

1, Устройство для извлечения квадратного корня, содержащее первый и второй регистры, первый и второй мультиплексоры, первый, второй и третий сдвигатели, первый и второй сумматОры и блок управления,причем вход запуска, тактовый вход, первый и второй входы условия блока управления соединены соответственно с входом запуска устройства, тактовым входом устройства, прямым выходом первого регистра и выходом второго регистра, первый выход блока управления соединен с выходом признака конца операции устройства и с управляющими входами первого и второго мультиплексоров, выходы которых соединены с информационными входами соответствующих регистров, прямой выход первого регистра, выходы третьего и второго сдвигателей соединены соответственно с входами первого — третьего слагаемых первого сумматора, выход которого соединен с первым информационным входом первого мультиплексора, выход второго регистра соединен с входом первого слагаемого второго сумматора, выход которого соединен с первым информационным входом второго мультиплексора; второй выход блока управления соединен с входом разрешения записи первого регистра, о т л и ч.а ю щ е е с я тем, что. с целью расширения функциональных воэможностей за счет обеспечения извлечения квадратного корня иэ комплексных чисел, он содержит триггер, с третьего по девятый мультиплексоры, третий и четвертый регистры, четвертый-.шестой сдвигатели, третий и четвертый сумматоры, с первого по восьмой сумматоры по модулю два; причем выходчетвертого сумматора по модулю два соединен с информационным входом третьего сдвигателя, выход пятого сумматОра по модулю два — с информационным входом пятого сдвигателя, выход третьего сумматора — с первым информационйым входом третьего мультиплексора, входы разрядов действительной части аргумента устройства — с входами соответствующих разрядов входа первого слагаемого второго сумматора по модулю два, вход второго слагаемого которого соединен с входом знакового разряда действительной части аргумента устройства, вход мнимой части аргумента которого соединен с входом первого слагаемого первого сумматора по модуп1о два, выход которого соединен с вторыми информационными входами первого и третьего мультиплексоров, вход второго слагаемого первого сумматора по модулю два соединен с информационным входом триггера и с входом второго слагаемого второго сумматора по модулю два, выход третьего мультиплексора — с информационным входом третьего регистра. выход которого соединен с входами первых слагаемых третьего сумматора, пятого и восьмого сумматоров по модулю два, выход четвертого сумматора — с первым информационным входом четвертого мультиплексора, второй информационный вход которого соединен с вторым информационным входом второго мультиплексора и с выходом второго сумматора по модулю два, прямой выход первого регистра — с входом первого слагаемого третьего сумматора по модулю два, выход которого соединен с информационным входом первого сдвигателя, инверсный выход первого регистра — с информационным входом второго сдвигателя, выход второго регистра — с входом первого слагаемого четвертого сумматора по модулю два и с информационным входом четвертого сдвигателя, выход которого соединен с входом первого слагаемого седьмого сумматора по модулю два, выходы третьего и первого сдвигателей — соответственно с первым и вторым информационными входами пятого мультиплексора, выход которого соединен с входом второго слагаемого второго сумматора, вход третьего слагаемого которого соединен с выходом седьмого сумматора по модулю два, выход триггера соединен с управляющими входами восьмого и девятого мультиплексоров, с входом второго слагаемого восьмого сумматора по модулю два, выход которого соединен с первым информационным входом восьмого мультиплексора, второй информационный вход которого соединен с первым информационным входом девятого мультиплексора, с входом первых слагаемых:четвертого сумматора и шестого сумматора по модулю два и с выходом четвертого регистра, выход восьмого сумматора по модулю два соединен с вторым информационным входом девятого мультиплексора, выход которого является выходом действительной части результата устройства, выход мнимой части результата которого соединен с выходом восьмого мультиплексора, выход четвертого мультиплексора —. с информационным входом четвертого регистра, выход пятого сдвигателя — с первым информационным входом шестого мультиплексора, выход которого соединен с входом второго слагаемого третьего сумматора, выход шестого сумматора по мо1751752

10

20

35

50

55 дулю два — с информационным входом шестого сдвигателя, выход которого соединен с первым информационным входом седьмого мультиплексора и с вторым информационным входом шестого мультиплексора, первый информационный вход которого соединен с вторым информационным входом седьмого мультиплексора, выход которого соединен с входом второго слагаемого четвертого сумматора, первый выход блока управления соединен с управляющими входами третьего и четвертого мультиllлексоров, третий вход блока управления — с входами разрешения записи второго — четвертого регистров, четвертый выход блока управления — с входами вторых слагаемых третьего и пятого c /ììаторов по модулю два, пятый выход блока управления — с входами вторых слагаемых четвертого и шестого сумматоров по модулю два, шестой выход блока управления — с входами задания величины сдвига первого и третьего сдвигателей, сед мой выход блока управления — с входами задания величины сдвига второго и четвертого сдвигателей, восьмой выходблока управления — с входами задания величины сдвига пятого и шестого сдвигателей, девятый выход блока управления — с управ ляющими входами пятого — седьмого мультиплексоров, с входом второго слагаемого седьмого сумматора по модулю два, вход запуска устройства — с входом разрешения записи триггера.

2, Устройство llo II. 1, о т л и ч а ю щ е ес я тем, что блок управления содержит первый и второй узлы выбора старшей единицы, сдвигатель, мультиплексор, коммутатор, первый и второй сумматоры по модулю два, элемента НЕ и узел формирования управляющих сигналов, содержащий с первого по четвертый элементы И, с первого по пятый элементы запрета и с первого по шестой элементы ИЛИ, причем вход запуска блока управления соединен с первыми входами второго и третьего элементов ИЛИ узла формирования управляющих сигналов, выходы с первого по шестой элементов ИЛИ узла формирования управляющих сигналов являются соответственно с первого по пятый и девятым выходами блока управления, тактовый вход которого соединен с информационным входом третьего элемента запрета узла формирования управляющих сигналов, знаковый разряд первого входа условия блока управления соединен с входом первого слагаемого первого сумматора по модулю два, с обьединенными первым входом третьего элемента И и управляющим входом пятого элемента запрета узла формирования управляющих . сигналов, информационный вход четвертого элемента запрета которого соединен с входом элемента НЕ и со знаковым разрядом второго входа условия блока управления, разряды первого входа условия блока управления соединены с входами соответствующих разрядов второго слагаемого первого сумматора по модулю два, выходы разрядов которого соединены с входами соответствующих разрядов первого узла выбора старшей единицы и с соответствующими входами шестого элемента ИЛИ узла формирования управляющих сигналов, выход элемента НЕ соединен с входом первого слагаемого второго сумматора по модулю два, выходы разрядов которого соединены с соответствующими разрядами первого информационного входа мультиплексора, с соответствующими обьединенными входами второго элемента

И и инверсными входами первого элемента

И узла формирования управляющих сигналов, ра"-ряды второго входа условия блока управления соединены с входами соответствующих разрядов второго слагаемого второго сумматора по модулю два и с соответствующими разрядами второго информационного входа мультиплексора, выход которого соединен с входом второго узла выбора старшей единицы, выход которого соединен с входом задания величины сдвига сдвигателя и с первым информациoHHblM входом коммутатора, с первого по третии выходы которого являются соответственно шестым — восьмым выходами блока управления, девятый выход которого соединен с управляющими входами мультиплексора и коммутатора, выход первого узла выбора старшей единицы соединен с информационным входом сдвигателя, выход которого. соединен с вторым информационным входом коммутатора, выходы первого и второго элементов И узла формирования управляющих сигналов соединены с информационными входами соответствующих элементов запрета узла формирования,управляющих сигналов, выход шестого элемента ИЛИ которого соединен с управляющими входами первого, второго и четвертого элементов Запрета, с вторым входом третьего элемента И, с информационным входом пятого элемента запрета и с первым входом четвертого элемента И узла формирования управляющих сигналов, выходы первого и второго элементов запрета которого соединены соответственно с прямым и инверсным входами первого элемента ИЛИ узла формирования управляющих сигналов, выходы первого элемента ИЛИ, третьего элемента И, пятого элемента заппета и четвертого элемента И которого со22

Составитель В,Гусев

Техред М.Моргентал Корректор О,Густи

Редактор А.Orep

Заказ 2692 * Тираж Подписное

ВИИИЙИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина. 101 единены соответственно с управляющим входом третьего элемента запрета, первыми входами четвертого и пятого элементов .ИЛИ и вторым входом второго элемента

ИЛИ узла формирования управляющих сигналов,выход третьего элемента запрета которого соединен с вторыми входами четвертого элемента И и третьего элемента

ИЛИ узла формирования управляющих сигналов, выход четвертого элемента запрета которого соединен с вторыми

5 входами четвертого и пятого элементов

ИЛИ узла формирования управляющих сигналов, 18

24

О