Мажоритарно-резервированный интерфейс памяти

Мажоритарно-резервированный интерфейс памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении высоконадежных высокопроизводительных резервированных вычислительных систем. Целью изобретения является повышение надежности интерфейса путем повышения оперативности контроля возникающих отказов, адаптации интерфейса к отказам и обеспечения динамической коррекции программ. Сущность изобретения заключается в повышении надежности интерфейса за счет обнаружения отказов не только в моменты передачи информации через интерфейс, но и во время преобразования этой информации в блоках-источниках информации Изобретение также обеспечивает возможность динамической коррекции программ, записанных в постоянной памяти . Это обеспечивается возможностью обнаружения факта подхода к выполнению участка программы, требующего коррекции, прерывания работы устройства и перехода к выполнению скорректированного участка программы, который хранится в оперативной памяти, возврата к прерванной программе . 6 ил., 10 табл. w Ё

союз соВетских

СОЦИАЛ И С ТИЧ Е СКИХ

РЕСПУБЛИК (я)5 G 06 F 11/20

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4791493/24 (22) 14.02.90 (46) 30,07.92. Бюл, N 28 (71) Конструкторское бюро электроприборостроения и Институт проблем управления (72) В;П.Супрун и С.И.Уваров (56) Авторское свидетельство СССР

М 1501773, кл. G 06 F 11/20, 1987.

Авторское свидетельство СССР

Иг 4480287/24, 28.03,89. (54) МАЖОРИТАРНО-РЕЗЕ РВИРОВАННЫЙ ИНТЕРФЕЙС ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при построении высоконадежных высокопроизводительных резервированн ых вычислительных систем. Целью изобретения является ,повышение надежности интерфейса путем повышения оперативности контроля воэниИзобретение относится к вычислительной технике и может быть использовано при построении высоконадежных высокопроизводительных резервированных вычислительных систем, Известен мажоритарно-резервированный интерфейс памяти, содержащий в каждом канале соответствующим образом соединенные между собой коммутаторы входной и выходной информации, первый и второй коммутатора внутренней информации, регистр контроля, шесть буферных ре- гистров, регистры состояния памяти и устройства ввода-вывода, первый и второй регистры состояния процессора, счетчики временных интервалов и состояний, счетчики адресов команд и данных, коммутатор состояний блока памяти, коммутаторы перSU„„1751766 А1 кающих отказов, адаптации интерфейса к отказам и обеспечения динамической коррекции программ, Сущность изобретения заключается в повышении надежности интерфейса за счет обнаружения отказов не только в моменты передачи информации через интерфейс, но и во время преобразования этой информации в блоках-источниках информации. Изобретение также обеспечивает возможность динамической коррекции программ, записанных в постоянной памяти, Это обеспечивается возможностью обнаружения факта подхода к выполнению участка программы, требующего коррекции, прерывания работы устройства и перехода к выполнению скорректированного участка программы, который хранится в оператив- ной памяти, возврата к прерванной программе. 6 ил., 10 табл. вого, второго и третьего разрядов состояний процессора, три коммутатора кодов состоя- 4 ний, коммутатор адреса, коммутатор пере- стройки процессора, коммутаторы сигналов . переполнения счетчика состояний, счетчика временных интервалов, блок пуска счетчиков, блок сравнения, коммутационный блок управления, преобразователь кодов, дешифратор отказов, дешифраторы состояний блока памяти и процессора, первый и второй триггеры сброса, первый и второй триггеры управления перестройкой процессора, мажоритарные блоки адреса и управления, первый и второй мажоритарные блоки информации, первый и второй мажоритарные элементы начальной установки, мажоритарный элемент перестройки процессора, с первого по четвертый элементы И-ИЛИ1751766

Н Е, с первого по четвертый элементы И-Н Е, первый и второй элементы ИЛИ-НЕ, с первого по восьмой элементы И и с первого по пятый элементы ИЛИ, при этом каналы соединены между собой по мажоритарному принципу.

Недостатками данного устройства явля-, ются большие аппаратные затраты на реализацию интерфейса и низкая надежность устройства, поскольку отказ оборудования, организующего надежную передачуданных через интерфейс, равноценен отказу всего канала интерфейса, Наиболее близким по технической сущ, ности и достигаемому положительному эф фекту к предлагаемому устройству является мажоритарно-резервированный интерфейс памяти, содержащий в каждом канале соответствующим образом соединенные коммутаторы входной, выходной и внутренней информации, регистр контроля, два буферных регистра, блок вентилей, блок мажоритарных элементов, включающий три мажоритарных элемента, регистры состояний блоков памяти и устройства ввода-вывода, два регистра состояний йроцессора, счетчики временных интервалов и состояний, счетчики адресов команд и данных, коммутатор состояний блока памяти, коммутаторы первого, второго и третьего разрядов состояния процессора; три коммутатора кодов состояний, коммутатор адреса, коммутатор реконфигурации процессора, коммутаторы сигналов переполнения счетчика временных интервалов и счетчика состояний, блок пуска счетчиков, блок сравнения, коммутационный. блок управления, преобразователь кодов, дешифратор отказов, дешифраторы состояний процессора и блока памяти, два триггера сброса, два триггера управления реконфигурацией процессора, мажоритарные блоки управления, адреса и информации, два мажоритарных элемента начальной установки, мажоритарный элемент управления реконфигурацией процессора, четыре элемента И вЂ” ИЛИ вЂ” НЕ, элемент И-ИЛИ (управления реконфигурацией процессора), четыре элемента И-НЕ, два элемента ИЛИНЁ, восемь элементов И и пять элементов

ИЛИ, при этом каналы соединены между собой по мажоритарному принципу.

Недостатком данного устройства является нйзкая надежность, обусловленная тем, что обнаружение отказов (сбоев) происходит только в моменты передачй информации через интерфейс. Поскольку процессоры, как правило, включают сверх оперативную память (регистры общего назначения), то в течение определенного времени они преобразуют информацию, расположенную в сверхоперативной памяти, без передачи ее через интерфейс. Обнаружение отказа (сбоя), возникающего во время преобразования ее процессором в данном интерфейсе, происходит с запаздыванием на время r, зависящее от алгоритмов преобразования. Если принять среднее время возникновения сбоя (отказа) равным

t, то соотношения величин t и z приводит к . следующим последствиям, При t < r происходит снижение производительности устройства из-за потерь времени работы, равных Т (Т = t), если имеется

10

15 зафиксированный в интерфейсе отказавший процессор. В данной ситуации недостатком устройства следует назвать его низкую производительность.

При t < r, если имеется зафиксирован20 ный в интерфейсе отказавший процессор, или при t < 2 t даже при трех исправных процессорах сбои могут привести к невосстановлению интерфейсом информации. В данном случае процедура восстановления дительность устройства настолько, что приведет к приостанову вычислительного процесса, т,е: этот недостаток следует клас30 сифицировать как низкую надежность работы устройства

Другим фактором, снижающим надежность устройства, является то, что при подключении к нему блоков памяти в виде 03У, 35 имеющих отказы в одноименных разрядах одноименных адресов в трех каналах, или в виде ПЗУ, имеющих ошибки программ, не обнаруженные при отладках этих программ, или программ, требующих коррекции (замены ПЗУ} из-за изменившихся условий эксплуатации, такие ситуации в рассмотренном

40 устройстве классифицируются как отказ устройства в целом и определяют его низкую надежность в определенных условиях эксплуатации устройства, Цель изобретения — повышение надежности интерфейса путем повышения оперативности контроля возникающих отказов, адаптации интерфейса к отказам и обеспечения динамической. коррекции программ.

На фиг.1э — 1г представлена структурная схема одного канала мажоритарно-резерви-. рованного интерфейса памяти; на фиг,2— соединение трех каналов устройства; на фиг.З вЂ” выполнение коммутационного блока управления каждого канала устройства; на фиг.4 — пример выполнения блока пуска счетчиков.

25 информации и, соответственно, вычисли-. тельного процесса может снизить произво1751766

5 6

Мажоритарно-резервированный интер- ков памяти, первая группа 80межканальных фейс памяти (фиг,1а-1г) содержит в каждом выходов канала, первая 81 и вторая 82 групканале коммутатор 1 входной информации, пы кзжканальных входов канала, группа 83 коммутатор 2 выходной информации; ком- . информационных выходов канала, первый мутатор 3 блокировки контроля, коммутатор 84,1 и второй 84.2 выходы требований пре4 служебной информации, регистр 5 контро- 5 рывания канала, первая группа 85 управ. ля, первый 6 и второй 7 буферные регйстры, ляющих входов канала, "включающая блок 8 вентилей, блок 9 мажоритарных эле- . первый вход 85.1 синхронизации, первый ментов,включающийпервый9.1,второй9.2 вход 85.2 установки, групйу входов 85,3 и третий 9;3 мажоритарные элементы, ре- .. управления коммутаторы входной информагистр 10 управления признаком прерыва- 10 ции, входы 85,4 и 85.5управления буферны- ния, регистр 11 адреса признака ми регистрами, вход 85.6 управления прерывания, регистр 12 состояния блоков коммутатором внутренней информации, :памяти, регистр 13 состояния устройства входы,85,7 сигналов записи, 85.8 увеличеввода-вывода, йервый 14 и второй 15 реги-. ния и 85.9 уменьшения содержимогосчетчи. стрысостояйия процессора,счетчик16вре- 15 ка адресов команд, входы 85.10 сигналов менных интервалов, счетчик 17 состояний, записи и 85,11 увеличения содержимого счетчик 18 адресов команд, счетчик 19 адре- счетчика адресов данных, вход 85,12 управ.. сов данных, коммутатор 20 состояния блока ления коммутатором адреса, группу входов . памяти, коммутвторы21первого,22 второго 85.13 признаков работы внешних блоков, и 23 третьего разрядов состояния процессо- 20 второй 85;14 и третий 85.15 входы синхрора, первый 24, второй 25 и третий 26 комму- низации, второй вход 85,16 установки, четтаторы кодов процессора; коммутатор 27 вертый 85.17, пятый 85.18, шестой 85.19, адреса; коммутатор 28 реконфигурации седьмой 85,20 и восьмой 85;21 входы синхпроцессора, коммутатор 29 сигналов пере- ронизации, вход 85.22 управления дешифполнения счетчика состояний, коммутатор 25 ратором признака прерывания, девятый

30 сигналов переполнения счетчика врЕ- . 85.23 и десятый 85.24 входы синхронизаменных интервалов, блок 31 пуска счетчи-.-:- ..ции, первый 85.25 и второй 85,26 входы упков, первый блок 32 сравнения, блок 33 равления контролем, вторая группа 86 управления коммутации, преобразователь" управляющих входов канала, включающая

34 кодов, дешифратор 35 отказов, дешифра- 30 входы первой группы 86.1 имитации нулей и тор 36 состояний блока памяти, дешифра- . 86,2 имитации единиц, первый 86.3 и второй тор 37 состояний процессора, первый 38 и 86,4 входы выбора работы канала, входы второй 39 триггеры сброса, первйй 40 и второй группы 86.5 имитации единиц 86.6 второй 41 триггеры управления реконфигу-... имитации нулей, первый 87.1 и второй 87.2 рацией процессора, мажоритарные блоки 35 входы сброса канала, выход 88 результа 42 адреса, 43 управления и 44 информации, тов сравнения канала, первый 89 и второй элемент.И вЂ” ИЛИ вЂ” НЕ 45 управления контро-:. 90 управляющие входы канала, вход 91 чалем, первый 46 и второй 47 мажоритарные. стоты задающего генератора, первый 92,1. элементы начальной установки, мажоритар-: и второй 92,2 выходы кода начальной устаной элемент 48 управления реконфигура- 40 новки канала, первый 93.1, второй 93.2 и цией процессора, первый элемент 49 третий 93.3 входы кода сравнения канала, И-ИЛИ вЂ” НЕ 49, элемент И-ИЛИ 50 управле- выход 94 сброса канала, выход 95 временния реконфигурацией, процессора, второй ных меток канала, группа 96 адресных вы51, третий 52 и четвертый 53 элементы И- ходов канала, .группа 97 выходов

ИЛИ вЂ” НЕ, первый 54, второй.55, третий 56 и 45 управляющих сигналов памяти, третья 98 и четвертый 57 элементы И-НЕ, первый 58 и . четвертая 99 группы межканальных входов второй 59 элементы ИЛИ-НЕ, первый 60, канала, вторая группа 100 межканальных второй 61; третий 62. четвертый 63, пятый выходов канала, группа 101 входов управ64, шестой 65, седьмой 66 и восьмой 67 ляющих сигналов памяти, пятая 102 и шеэлементы И, первый 68, второй 69, третий 50 стая 103 группы межканальных входов

70, четвертый 71 и пятый 72 элементы ИЛИ; канала, третья гр ппа 104 межканальных второй блок 73 сравнения, блок 74 сравне-: выходов канала, второй межканальный вы.: ния адресов, дешифратор 75 признаков . ход l05канала, третий 106 ичетвертый107 прерывания, блок 76 элементов НЕ..:.- межканальные входы канала, третий межКроме того, на фиг,1а-1г обозначены: 55 канальный выход 108 канала, пятый 109 и группа 77 информационных входов от про-: шестой 110 межканальные входы канала, цессора, группа 78 информационных вхо- первый межканальный выход 111 канала, . дов от устройства ввода-вывода (УВВ), аервый112 и второй 113 межканальные вхогруппы 79 информационных входов от бло- ды канала, первый 114 и второй 115 выходы

1751766

7 блока управления коммутацией, четвертый межканальный выход 116 канала, седьмой

117 и восьмой 118 межканальнbie входы вавшиеся непосредственно на входы первых вейтилей элементов И-ИЛИ-НЕ с второго 51 по четвертый 53, передаются на них канала, пятый межканальный выход 119 канала, девятый 120 и десятый 121 межка- . 5 нальные входы канала, шестой межканаль-. ный выход 122 канала, одиннадцатый 123 и двенадца1 ый 124 межканальные входы канала, четвертая группа 125 межканальных выходов канала и седьмая группа 126 межканальных входов канала.

Блок 33 управления коммутацйей каждого канала (фиг,3) содержит первый 127.1, второй 127,2 и третий 127.3 входные контак10 му,. второму и третьему входам блока 33, и первый 127.4 и второй 127.5 выходные контакты, подключенные соответственно к второму 115 и первому 114 выходам блока

20

При этом в первом канале (фиг.3) соеди-. нены попарно между собой второй входной контакт 127;2 с первым выходным контактом 127,4, а третий входной контакт 127.3—

25 с вторым выходным контактом 127.5. BO втором канале соединены попарно между собой первый входной контакт 127,1 с вторым выходным контактом 127.5, а третий входной контакт 127.3 — с первым выходным

30 контактом 127.4. В третьем канале соединены попарйо между собой первый входной контакт 127,1 с первым выходным контак том, а второй входной контакт 127,2 — с вторым выходным контактом 127,5, Блок 31 пуска счетчиков (фиг,4) содержит тритгер 128 пуска, элемент И вЂ” ИЛИ 129 и элемент HE 130, Информационный вход D, синхровход С и вход P сброса триггера 128 пуска совдинены с одноименными входами

4,85,17 и 71 соответственно блока 31 пуска

40 счетчиков, импульсный вход 91 которого соединен с первыми входами первого и второго вентилей элемента И вЂ” ИЛИ 129, своим выходом образующего выход блока 31. Выход триггера 128 пуска соединен с вторым входом первого вентиля элемента И вЂ” ИЛИ

129. Блокирующий вход блока 31 пуска счет, чиков через элемент HE 130 соединен с вто рым входом второго вентиля элемента

И вЂ” ИЛИ 129, Коммутатор 3 блокировки контроля предназначен для разрешения срабатывания контроля, т.е. для разрешения передачи результатов контроля на информационные

50 входы D1 — D3 регистра 5 контроля, во-первйх, в зависимости от состояния исправности блоков передающих информацию через интерфейс. Это осуществляется тем, что сигналы с выходов элементов И с первого 60 по третий 62, ранее (в прототипе) передаты. подключенные соответственно к перво- 15 через первую группу входов коммутатора 3 блокировки контроля всегда, когда коммута.торы 24 — 26 кодов состояний настроены на передачу кодов со своих входов с первого по (и+2)-й, Во-вторых, коммутатор 3 блокировки контроля обеспечивает передачу инверсного состояния сигналов с выходов коммутаторов 2 1-23 первого-третьего разрядов состояния процессора на входы первых вентилей соответственно второго-четвертого

51 — 53 элементов И-ИЛИ-НЕ всякий раз,. когда коммутаторы 24-26 кодов состояний настроены на передачу сигналов с шины нулевого потенциала, Поскольку процессор может работать . нетолько вте моменты времени, когда через: интерфейс передается информация процессора, но и в те моменты времени, когда, например, через интерфейс информация не передается (коммутаторы 24-26 настроены на передачу информации с шины нулевого потенциала). Это позволяет заранее обнаружить отказ (сбой) и соответствующим об-. разом на него отреагировать, т,е. увеличить оперативность контроля устройства, Блок 76 элементов НЕ предназначен .. для согласования уровней сигналов управления элементами И-ИЛИ-НЕ 51-53 и сигналов с выходов коммутаторов 21-23, так как при передаче этих сигналов через первую группу инфсрмационных входов коммутатора 3 блокировки контроля также инвертирование сигналов происходит на коммутаторах 24-26 кодов состояния..

Второй блок 73 сравнения предназначен для сравнения информации процессора, являющейся признаками результатов его работы, как во время передачи соответствующей информаций процессора через интерфейс, так и тогда, когда передача информации процессора не передается через интерфейс, но процессор производит переработку информации. При равенстве сравниваемой информации на выходе блока 73 сравнения нулевой, а при неравенстве— единичный сигнал, Элемент И вЂ” ИЛИ-НЕ 45 управления контролем предназначен для передачи с инвертированием результатов контроля сравнением передаваемой через интерфейс информации (сигналы с выхода первого блока 32 сравнения) и результатов контроля сравнением информации процессора независимо от передачи ее через интерфейс (сигналы с выхода второго блока 73 сравнения). Управление передачей результатов

9 1751766 10 сравненйя соответствующей информаций соответствующих кодов на группе 85;3 вхопроизводится сОответствующими сигнала--, дов первой группы 85 управляющих входов ми на первом 85.25 и втором 85,26 входах кана. а управления контроля первой групйы 85 уп-, . Коммутатор 2 выходной информации равляющих входов канала. Таким образом, 5 осуществляет передачу информации с выхопри сравнении информации блоками 32 и 73 .да мажоритарного блока 44 информации сравнения на выходе элемента И вЂ” ИЛИ вЂ” НЁ (мажоритарный режим передачи информации) или с выходов коммутаторов 1 входной

45 единичный, а при неравенстве — нулевой уровни сигнала. - - . - : ..::. информации своего и соседних каналов (реРегистр 11 адреса признака прерыва- 10 жимы, поканальной передачи информации ния предназначен для приема, хранения и или передачи информации одного из канавыдачи адреса ячейки памяти, при обраще- лов в трех каналах) под управлением сигнании к которой необходимо вызвать преры- лов на выходах 114 и 115 коммутационного вание работы устройства, " ...",: - =блока 33 управления на информационные

Идентификация адреса ячейки памяти, 15 входы первого 6 и второго 7 буферных регипри обращении к которой должно быть выстров звайо прерывание; производится блоком 74 Коммутатор 4 осуществляет передачу сравнения адресов путем сравнения содер -: информации {под управлением сигналов на . жимого регистра 11 адреса признака преры- - входе 85.6 первой группы 85 управляющих вания с адресом" ячейки памяти, к которой 20 входов канала) с выходов первого 6 или втопроизводится обращение, . ::::(.";. рого 7 буферных регистров на информаци Поскольку обращение в памяти произ- онные входы коммутатора 28, блока 31 пуска счетчиков, регистров 10 — 14 и счетчиводится в режимах считывания команд и операндов, а также в режиме записи резуль- . ков 16 и 17. татов соответствующих. операций, то для 25 Регистр 5 контроля осуществляет запо - разделения этйх режимов для формироваминание результатов контроля, поступаюния сигнала соответствующего прерывания ..щих на его информационные входы D>-D4, в устройство введены регистр 10 управле- и диагностической информации о локализания признаком прерывания и дешифратор

75 признаков прерывания, Регистр 10 уп- 30 равления признаком прерывания предназначен для приема, хранения и выдачи кода: отказа (сигнал на входе 0g регистра 5 конпризнака режима работы с памятью; при троля). Синхронизацию запоминания рекотором необходимо вызывать прерывание, .: зультатов контроля осуществляют о синхросигналы на входе 85.1 группы 85 упа дешифратор 75 идентифицирует этот код по управляющим сигналам на входе 85.22 равляющих входов канала вплоть до фиксации отказа хотя бы на одном из выходов первой группы 85 управляющих сигналов канала. Q1-Оз регистра 5 контроля, что обеспечиваВ принципе для динамической коррек- - ется работой элемента И вЂ” HE 55 и элемента

ИЛИ 68 ции программ достаточно идентифициро- 40 выхода 85.2 группы 85 управляющих входов вания и записи данных расширяет функциональные возможности устройства, 45 так как оно может вызывать прерывания для вканалах А,,Б или В или отказу средств обще, т.е. улучшает удобство эксплуатации устройства, 50 контроля в соответствии с табл.1 и наличию

Устройство работает следующим абра-" "" " отказа уже зафиксированного в регистрах зом, 12-14, Код на вы:.одах Qg — Q регистра 5

Коммутатор 1 входной информации осу- . контроля идентифйцирует оборудование, в ществляет "передачу информации от внут -: котором возник обнаруженный отказ.

55 При отказе более чем в одном канале отказавший канал определяется тестированием, например, путем переключения устройства в поканальный режим работы ходной информации. мажоритарного блока

44 информации и на первую группу межка= " Буферные регистры 6 и 7 осуществляют нальных выходов канала под управлением {под воздействием сигналов на входах 85,4 вать только один из режимов (выборка командного слова из памяти), однако идентификация дополнительно режимов считы обхода отдельных ячеек, например неисправных, и упрощает программирование воренних узлов интерфейса и внешних устройств на соответствующие входы пер- вого блока. 32 сравнения, коммутатора 2 выции отказов (информация на входах D6 — Dm регистра 5) и состоянии контролируемого оборудования до обнаружения очередного

Установка регистра 5 контроля в исходное нулевое состояние производится с помощью элемента ИЛИ 69 либо сигналом с канала, либо сигналом с выхода элемента

ИЛИ 72.

Единичная информация на выходах Q>Qs регистра 5 контроля соответствует отказу

1751766

12 и 85.5 группы 85 управляющих" входов кана- ного) канала, что обеспечивается установ ла) либо временное хранение информации кой единичной информации на выходе бло(наличие упомянутых сигналов), либо про- ка 8 вентилей одного канала, нулевой пуск ее беэ запоминания, :: .;.".: .: . информации — второго канала и истинной

Использование двух буферных регист- 5 информации — третьего (исправного) канаров повышает пройзводительность устрой- . ла. ства путем распараллеливания. передачи Регйстр 12 состояния памяти предназинформации, при этом. информация с выхо- . начен для приема, хранения и выдачи инда первого буферного регистра 6 подается формации "о состоянии блоков памяти, на информационный выход 83 канала и на 10 информация которых передается через ининформационные входы счетчиков адресов . терфейс. Состояние регистра 12 использу18 команд и 19 данных. Кроме того, инфор- -. ется вустройстве для управления передачей мация с выходов буферных регистров 6 и 7 информации через интерфейс, а также для подается на информационные входы комму- управления контролем информации, пере татора 4.: . ": 15 даваемой через йнтерфейс, и блоков-исБлок 8 вентилей формирует сигналы уп- точников этой информации. Каждая равления коммутатором 2 выходной инфор- трехразрядная зона регистра 12 указывает мации в зависимости от сигналов на - состояние исправности соответствующего выходах коммутаторов 24-26 кодов состоя- блока памяти и уйравляет.контролем и ре ний, определяющих состояние сигналов на 20 конФигурацией тракта передачи информа-, выходах элементов И 60 — 65 и элемента И- ции при обращении к соответствующему

ИЛИ вЂ” НЕ 49, ... . блоку памяти.

Для передачи информации каналов че- Табл.2 поясняет назначение кодовтрехрез коммутатор 2 выходной информации no разрядных зон регистра 12. мажоритарному:принципу на выходе эле- 25 Перед началом работы регистр 12 сбрамента И-ИЛИ вЂ” НЕ 49 вырабатывается низ- . сывается сигналом с выхода элемента ИЛИ

: кий уровень сйгнала, обеспечивающий . 71. Результаты начальной настройки уст, нулевые сигналы на выходах блока 8 венти- ройства (будет описано ниже) и результаты лей (на вторые входы 86.5 имитацйи единиц тестирования всех блоков памяти записыва, и 86.8 имитации нулей группы 86 управляю- 30 ются в регистр 12 состояния памяти, постущих сигналов, за исключением случаев, пая на его информационный вход с группы ,.описанных ниже, постояннолоступаютеди- 77 входов канала через коммутатор 1. мажо:, ничные сигналы). При передаче информации ритарный блок 44, коммутатор 2, регистр 6 ,.: через коммутатор 2 из одного какого-либо к и коммутатор 4. анала на выходе элемента И-ИЛИ вЂ” НЕ 49 35 . Регистр 13 состояния УВВ работает присутствует единичный сигнал, поэтому идентично трехразрядной зоне описанного . состояние сигналов на выходах блока 8 регистра 12, Отличие составляет начальная

; ... вентилей однозначно соответствует состо- установка регистра 13, которая происходит янйю сигйалое на выходах элементов И по сигналу с выхода элемента ИЛИ 72, 63 — 65.: . 40 Первый регистр 14 состояния процессоСигналы с выходов блока 8 вентилей ра идентифицирует состояние процессора, йередаются через мажоритарные элементы его назначение и работа идентичны работе

9.1-9,3 блока 9 по мажорйтарному принци- — одной трехразрядной зоне регистра 12, опипу с ийвертировайием сигнала. Для провер- санной выше. Поскольку процессор являетки работоспособности мажоритарных 45 ся основным управляющим звеном, то элементов 9.1-9. 3 блока 9, а также для фор- отказы трех каналов процессора (код "000" мирования истинной информации на выхо- в регистре 14), как правило, приводит к отдах, блока 9 мажоритарных элементов при казу системы в целом, за исключением слуотказе средств реконфигурации устройСтва " чаев, когда отказывают отдельные разряды не более чем в двух каналах интерфейса 50 выходных шин процессора, С целью возвраиспользуются сигналы на вторых входах . та устройства к работоспособной конфигу86.5 имитации единиц и 86.6 имйтации ну-, рации при отказе в двух каналах процессора лей группы 86 управляющих входов канала.: используется второй регистр 15 состояний, При формировании нулевых сигналов на процессора, работа которого производится . втором входе 86.5 имитации единиц водном 55 совместно с коммутатором 28 перестройки канале и втором входе 86.6 имитации нулей - процессора в двух режимах — в режиме зав другом канале на выходах блоков 9 мажо- писи информации, когда коммутатор 28 перитарных элементов во всех трех каналах редает информацию с первой группы формируется истинная информация информационных входов, или в режиме средств реконфигурации третьего (исправ- кольцевого сдвига, когда коммутатор 28 пе1Т51766

13 14 редает информацию с выхода на информа- . ции процессора, а следующие два раэряда— ционный вход регистра 15 со сдвигом (кольцевым) на один разряд. исправной конфигурации блока памяти.

Состояния этих пар разрядов дешифриЗаписываемая в регистр 15 информа- руются дешифратором 37 состояния процессора и дешифратором 36 состояния блока памяти. При этом процессор и блок памяти подключается к интерфейсу по мация зависит от информации, заносимой в 5 регистр 14, и производится в соответствии с таблицей 3.

Режим записи или сдвига в регистр 15 жоритарному принципу при равенстве укавое состояние производится сигналом с вь)- - . состояние, а состояние "11" триггеров 38 и хода элемента ИЛИ 71. Поскольку счетчик 35 39 указывает причину установки в исходное

16 используется кроме этого и в качестве : состояние. части "сторожевого таймера" (будет оййса- " Для задания соответствующихинтервано ниже), то в него предусмотрена запись лов работы "сторожевого таймера" в счетинформации (кода пересчета счетчика), по- чики 16 и 17 производится запись соотдаваемой íà его информационный вход с 40 ветствующих кодов, задаваемых на одном одного из источников коммутатора 1 и син- из входов коммутатора 1, Поскольку счетчихронизируемой сигналом на входе 85.18 ка- ки 16 и 17 могут сами обеспечивать сигналы нала.; .- . ::.. сброса на выходе элемента ИЛИ 72, то

Сигналы с выхода переполнения счетчи- " сброс этих счетчиков производится сигналака 16 передаются ерез коммутатор 30. йа 45 ми с выхода элемента ИЛИ 71; счетный вход счетчика 17 состояний через Счетчик 18 адресов команд (счетчик 19 элемент ИЛИ-НЕ 59 и мажоритарный эле- " адресов данных) предназначен для формимент46 на вход элемента ИЛИ 72 для форми- рования адресов команд(данных) при обрарования сигналов сброса, если отсутствует щении за йими к памяти либо для адресации сигнал на входе 89 канала..: 50 элементов массивов дайных при перемещении их в памяти., Счетчик 17 состояний формирует коды " Занесение начальных адре ов в счетчик реконфигурации процессора и блока памя- 18 (19) производится следующим образом. ти,идентифицируемого первойтрехразряд-:: Код начального адреса с групп 77 или 79 ной зоной регистра 12. при выборе 55 информационных вхоДов устройства через исправной конфигурации блоков при вклю- " коммутаторы 1, мажоритарный блок 44 инчении интерфейса в работу, При начальной " формации,: коммутатор 2 и буферный ренастройке исправной конфигурации блоков:- гистр 6 подается на информационные входы младшие два разряда счетчика 17 состояний D счетчика 18 (19), на синхровход С которого определяют выбор исправной конфигура - подается синхросигнал по входу 85.7 (85,10) определяется состоянием выхода мажори-:. занных пар разрядов коду "00", при коде тарного элемента 48 и, соответственно, 10 "01" происходит работа от первого канала . триггеров 40 и 41 управления реконфигура- . .-процессора (блока памяти), при коде "10"— цией процессора. Поскольку при кодах отвторогоканала,априкоде "11"-оттреть"ООО", "001", "010" и "100" в регистре 14 его канала процессора(блока памяти), блокируется контроль процессора и, соот- Кроме того, все разряды счетчика 17 советственно, возможность включения триг- 15 стоянйй совместно со счетчиком 16 временгеров 41 и 40, то в этом случае исключается ных интервалов в устройство выполняют переключение работы регистра 15 в режим . роль "сторожевого таймера", переполнение

" кольцевогосдвигаиуправлениеработойин- . которого используется для формирования терфейса от регистра 15. Поэтому указан-: временных меток, передаваемых на выход ные коды для табл.3 безразличны.: 20 95 канала (при отсутствии сигнала на входе

Первый (второй) регистр 14 (15) состоя- 90 устройства), либо для приведения устройний процессора устанавливается в исход- ства в исходное состояние путем его сброса ное состояние сигналом с выхода элемента и установки кода "11" на выходах 92,1 и 92,2

71 (72) ИЛИ.. - кода начальйой установки канала (llpM едиСчетчик 16 временных интервалов фор- 25 ничном сигнале на входе 90 канала). мирует временные метки, определяющие Использование "сторожевого таймера" время тестирования устройства при каждой для начальной установки устройства происего конфигурации, т,е. является делителем ходит в тех случаях; когда для выполнения частоты для Сигналов частоты задающего отдельных подпрограмм выделяется задан- генератора, поступающих на счетный вход 30 ное время, Невыполнение этих подпрогсчетчика со входа 91 канала через блок 31 рамм классифицируется как сбой пуска счетчиков, программы, и переполнение "сторожевого

Установка счетчика 16 в исходное нуле- таймера" приводит устройство в исходное

1751766

20

50 кода через коммутаторы 24-26 является

55 шина нулевого потенциала, Поэтому инсигнала записи первой группы 85 управляющих входов канала, по которому начальный адрес записывается в счетчик 18 (19), При подаче синхросигнала на вход 86,8. (85.11) увеличения содержимого счетчика первой группы 85 управляющих входов канала содержимое счетчика 18 (19) увеличи вается на единицу, Уменьшение на единицу содержимого счетчика 18 производится подачей сигнала на вход 85.9 группы 85 входов устройства, Установка в исходное нулевое состояние счетчиков 18 и 19 производится сигналом с выхода пятого элемента,ИЛИ 72.

Для запоминания в памяти адреса очередной команды он с выхода счетчика 18 адресов команд передается на группу 83 информационных выходов устройства через коммутатор 1, мажоритарный блок 44 информации, коммутатор 2 и буферный регистр 6.

Передача адресов команд или данных с выходов счетчиков 18 и 19 на группу 96 адресных выходов канала производйтся через коммутатор 27 адреса и мажоритарный блок 42 адреса, При нулевом сигнале на входе 85,12 первой группы 85 управляющих входов канала через коммутатор 27 адреса передается содержимое счетчика 18 адреса команд, а при единичном сигнале — содержимое счетчика 19 адреса данных.

Коммутатор 20 состояний блока памяти предназначен для передачи на соответствующие информационные входы коммутато ров 24-26 кодов состояния кодов, идентифицирующих состояние первого бло- ка памяти, либо с выходов дешифратора 36 состбяний блока памяти в режиме работы начальной. настройки исправной конфигурации блоков при низком уровне сигнала на первом управляющем входе 89 канала, либо с выходов первой трехразрядной зоны регистра 12 состояний памяти в процессе основной работы устройства при единичном сигнале на первом управляющем входе 89 4 канала, Из сказанного следует, что признаком задания режима работы устройства по начальной настройке исправной конфигурации подключаемых блоков либо основной его работы по передаче информации между блоками через интерфейс является отсутствие или наличие сигнала на первом управляющем входе 89 канала.

Коммутаторы первого 21, второго 22 и третьего 23 разрядов состояния процессора предназначены для передачи на соответствующие информационные входы коммутаторов 24-26 кодов состояния кодов, идентифицирующих состояние процессора, либо с выходов дешифратора 37 состояний проц.".ссора в режиме начальной настройки исправной конфигурации процессора при нулевом сигнале на первом управляющем входе 89 канала(состояние сигнала на выходе мажоритарного элемента 48 управления перестройкой процессора в данном режиме на работу коммутаторов 21-23 не оказывает влияния, поскольку выходы дешифратора 37 сОстояний процессора подключены к первым "0" и вторым "1" информационным входам коммутаторов 21-23), либо с выходов первого регистра 14 состояний процессора в режиме основного функционирования интерфейса при единичном сигнале на первом управляющем входе 89 канала и нулевом сигнале на выходе мажоритарного элемента

48 управления перестройкой процессора, либо с выходов второго регистра 15 состояний процессора в режиме настройки исправной конфигурации процессора при его отказах в двух каналах, что определяется единичйым состоянием сигналов на первом управляющем входе 89 канала и на выходе мажоритарного элемента 48.

B табл,4 приведены источники информации, передаваемой через коммутаторы

21 — 23, и условия передачи этой информа- . ции.

Первый 24, второй 25 и третий 26 коммутаторы кодов состояний предназначены для передачи содержимого регистра 12 состояний памяти или кода с выхода дешифратора 36 состояний памяти, содержимого регистра 13 состояний УВВ и содержимого первого регистра 14 состояний процессора, или информации с выходов дешифратора 37 состояний процессора, или кода с выходов второго регистра I5 состояний процессора, либо нулевого кода (состояния шины нулевого потенциала) на первые входы соответственно четвертого 63, пятого 64 и шестого 65 элементов И, а инверсных значений этих кодов — на первые входы соответственно первого 60, второго 61 и третьего 62 элементов И. Выбор информационного входа коммутаторов 24-26 кодов состояния для передачи информации соответствующего источника осуществляется кодом на выходе преобразователя 34 кодов, При передаче содержимого регистра 5 контроля, счетчика 18 адресов команд или счетчика 16 временных интервалов и счетчика 17 состояний источников кода для передачи формация данных узлов интерфейса передается на его группу 83 информационных выходов по мажоритарному принципу, а средства контроля в момент передачи их инфо