Устройство для сопряжения магистрали эвм с периферийными устройствами

Устройство для сопряжения магистрали эвм с периферийными устройствами

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к устройствам обмена информацией между магистралью ЭВМ типа M-BUS и группой интеллектуал й ных периферийных устройств, работающих в стандарте интерфейса SCSJ Цель - расширение области применения путем обеспечения работы периферийных устройств в стандарте интерфейса SCSJ Устройство содержит шинные формирователи, регистры, дешифраторы, счетчик, инверторы, триггеры , элементы И, элементы ИЛИ-НЕ, И-НЕ, элементы ИЛИ, элемент И-ИЛИ, элементы задержки. Сущность изобретения заключается в том, что за счет введения новых элементов и их связей которые обеспечивают преобразование управляющих, адресных и информационныхь сигналов системой магистрали ЭВМ в управляющие сигналы для периферийных устройств, с одной стороны и формирования из сигналов оповещения периферийных устройств сигналов запросов системной магистрали и байта состояния устройства, описывающего режим и фазу его работы, с другой стороны, расширена область его применения 5 ил , 3 табл 4ч Ё

„„5U Ä Ä1751 775А1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)я G 06 F 13/36

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ лов, С.Н.Ткаченко, B.Ñ.Õàð÷åíêî и Г.Н.Тидешифраторы, счетчик, инверторы, триггеГИСТРАЛИ ЗВМ С ПЕРИФЕРИЙНЫЦЙ".:::.-. -:формирования из сигналов оповещения пеУСТРОЙСТВАМИ ::::-.":-.:. риферийных устройств сигналов запросов

{57) Изобретение относится к вычислитель- ..: системной магистрали и байта состояния ной технике, в частности к устройствам об-.:::: устройства, описывающего режим и фазу мена информацией между магистралью:;:,. его работы, с другой стороны, расширена

l. Изобретение относится к вычислитель-.;: "устройства являетсяузкая область прймененой технике, в частности к устройствам об- ния . мена информацией между магистральЮ:. Известно устройство для- сопряжения

3ВМ типа М-BUS и группой йнтеллектуаль- источников и йрием;иков с магистралью, ных периферийных устройств, работающих содержащее регистр данных источников, в стандарте интерфейса SCSI, — Известно устройство для.обмена инфоррегистр прерываний, регистр данных приемника, регистр адреса, блок связи с магистмацией, содержащее два блока сопряже- ралью, дешифратор адреса, мультиплексор, ния, дешифратор адреса, мультиплексор блок дешифрации управляющих сигналов, 1 (21) 4887417/24 (22) 29.10.90

{46) 30.07.92. Бюл. М 28 (71) Научно-исследовательский институт микротехники (72) А.В.Пименов, И.Д.Шапоров, С,А.Сокомоньки н (56) Авторское свидетельство СССР.

М 851388, кл. G 06 F 13/00, 1979.

Авторское свидетельство СССР

hh 1252788, кл. G 06 F 13/10, 1984.

Авторское свидетельство СССР

В 1487057, кл. G 06 F 13/36, 1989. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ MAданных, регистр адреса вектора, выходной буферный регистр, два дешифратора управляющих сигналов, регистр состояний, входной буферный регистр, регистр прерываний, дешифратор направления ввода и регистр команды ввода. Недостатком этого

2 ных периферийных устройств, работающих в. стандарте интерфейса SCSJ. Цель — расширение области применения путем обеспечения работы периферийных устройств в стандарте йнтерфейса SCS J, Устройство содержит шинные формирователи, регистры, ры, элементы И, элементы ИЛИ-НЕ, И-НЕ, элементы ИЛИ, элемент И вЂ” ИЛИ, элементы задержки. Сущность изобретения заключается в том, что за счет введения новых элементов и их связей, которые обеспечивают преобразование управляющих, адресных и информационныхь сйгналов системой магистрали ЭВМ в управляющие сигйалы для перйферийных устройств, с одной стороны, и две группы элементов И и элемент ИЛИ, а блок дешифрации управляющих сигналов содержит u åñòü триггеров, дешифратор сигналов приема байта, дешифратор сигналов состояния, дешифратор сигналов сброса регистра прерывания, дешифратор сигналов

1751775

30

40 передачи байтов, формирователь импульса включения питания, элемент ИЛИ, элемент задержки, четыре элемента И, элемент

ИЛИ-НЕ и инвертор. Недостатком этого устройства является узкая область применения.

Наиболее близким к предлагаемому по технической сущности и достигаемому положительному эффекту является устройство для сопряжения магистрали 3ВМ с внешними устройствами, содержащее два блока приемопередатчиков (шинных формирователей), блок при мников (шинный формирователь), блок прерываний, первый и второй блоки дешифрации адреса, блок передатчиков (шинный формирователь), два блока формирования сигналов, два коммутатора, счетчик адреса, блок памяти, шифратор, три элемента И вЂ” ИЛИ, шесть элементов И, первый блок формирования сигналов содержит элемент НЕ (инвертор), регистр, три элемента И и пять элементов развязки, второй блок формирования сигналов содержит три элемента НЕ (три инвертора), три элемента И, триггер и элемент развязки, причем первая группа информационных входов первого блока дешифрации адреса и группа стробирующих входов соединены соответственно с первой и второй группами выходов блока приемников, группа входов которого является группой входов устройства для под ключения к группе шин идентификации режйма магистрали ЗВМ и первой группе информационных шин магистрали ЭВМ, первый и второй выходы блока приемников соединены соответственно с установочным входом и входом разрешения блока прерывания, группа выходов которого является группой. выходов устройства для подключения к шинам прерывания и синхронизации магистрали ЭВМ, группа входов-выходов первого блока приемопередатчиков является группой входов — вь|ходов устройства для подключения к второй группе информационных шин магистрали

ЭВМ, группа выходов первого блока приемопередатчиков соединена с второй группой информационных входов первого блока дешифрации адреса и с группой информационных входов второго блока приемопередатчиков, группа входов-выходов к0торого является группой входов-выходов устройства для подключения к группе информационных шин внешних устройств, вход разрешения блока прерывания соединен с выходом соответствующего разряда группы выходов первого блока йриемопередатчиков, разрядные выходы счетчика адреса соединены с первыми группами информационных входов первого и второго коммутаторов, группа выхода первого блока дешифрации адреса соединена с второй группой информационных входов первого коммутатора, выходы которого соединены с информационными входами второго блока дешифрации адреса, блока передатчиков и адресными входами блока памяти, выходы блока передатчиков являются выходами устройства для подключения к адресным шинам внешних устройств, группа выходов второго блока приемопередатчиков соеди- нена с второй группой информационных входов второй группы информационных входов второго коммутатора, третья группа информационных входов которого соединена с группой выходов шифратора, гервый и второй стробирующие входы которого соединены соответственно с первым и вторым выходами первого блока дешифрации адреса, первый выход блока прерывания соединен с третьим стробирующим входом шифратора и с первым входом первого элемента И, выход которого соединен с разрешающим входом первого блока приемопередатчиков, выход второго блока дешифрации адреса соединен с первыми входами первого и второго элементов ИИЛИ и с четвертым стробирующим входом шифратора, первый выход которого соединен с первым входом второго элемента И—

ИЛИ, и с вторым входом первого элемента

И-ИЛИ, второй выход шифратора соединен с первым входом второго элемента И, выход которого соединен с входом разрешения блока прерывания, второй выход которого соединен с третьим входом первого элемента И вЂ” ИЛИ, выход первого элемента И-ИЛИ соединен с управляющим входом второго коммутатора, выход второго элемента ИИЛИ соединен с входом разрешения второго коммутатора, тактовые входы первого и второго блоков формирования сигналов являются входом устройства для подсоединения к тактовой шине магистрали ЗВМ, первый выход блока приемников соединен с установленными входами первого и второго блоков формирования сигналов, третий выход блока приемников соединен с первым входом третьего элемента И вЂ” ИЛИ, первым входом третьего элемента И и с первым информационным входом первого блока формирования сигналов, первый и второй выходы которого являются выходами устройства для подключения соответственно к шинам записи и считывания внешних устройств, третий выход первого блока формирования сигналов соединен с входом режима блока прерывания, вход готовности которого соединен с третьим входом второго элемента И вЂ” ИЛИ и с первым выходом второго блока формирования сигналов, му выводу первого элемента развязки, втовторой выход которого соединен с четвер- рой вывод которого подсоединен к нулевой тым входом второго элемента И-ИЛИ, чет- шине, выход первого элемента И подсоедивертый и пятый выходы первого блока . нен к первым выводам второго и третьего формирования сигналов соединены соот- 5 элементов развязки и является первь1м выветственно с первым входом четвертого ходом блока формирования сигналов, выход элемента И и с первым режимным входом второго элемента И подсоединен к первым второго блока формирования сигналов, вто- выводам четвертого и пятого элементов разрой режимный вход которого является вхо-.. вязки и является вторым выходом блока, дом устройства для подключения к шине 10 вторые выводы второго и четвертого элеготовности внешних устройств, четвертый ментов развязки подсоединены к нулевой выход блока приемников соединен с вто- шине, а вторые выводы третьего и пятого рым информационным входом первого бло- элементов развязки подсоединены к полока формирования сигналов, первыми жительной шине источника питания, первходами пятогои шестогоэлементовИ, вто- 15 вый выход регистра соединен с входом рым входом второго элемента И и вторым элемента НЕ и является четвертым выходом входом тоетьего элемента И-ИЛИ, выход блока, второй выход регистра является пякоторого соединен с третьим информацион- тым выходом блока, третий выход регистра ным входом.первого блока формирования соединен с первйм входом третьего элесигналов, третьим режимным входом второ- 20 мента И и является третьим выходом блока. го блока формирования сигналов и вторым выход элемента НЕ соединен с вторым вховходом четвертого элемента И, выход кото- дом первого элемента И и вторым входом рого соединен с управляющим входом пер- третьего элемента И, выход которого соедивого коммутатора. шестой выход первого нен с вторым входом второго элемента И и блока формирования сигналов соединен с 25 является шестым выходом устройства, тактретьим входом второго элемента И, и вто- товый вход блока соединен с входом перворым входом шестого элемента И, выход ко- го элемента НЕ, и первым входам первого торого соединен с входом записи блока элемента И, выходкаторого соединен с вхопамяти, информационный вход которого со- дом второго элемента НЕ, выход которого единенс выходомсоответствующегоразря- 30 соединей с синхровходомтриггера, прямой да группы выходов первого блока выход которого соединен с первым входом приемопередатчиков. первый и второй вы- второго элемента И, выход которого являетходы блока памяти соединены с четвертым ся вторым выходом блока, установочный входом первого элемента И-ИЛИ и с чет- вход которого соединен с прямым входом вертым режимным входом второго блока 35 триггера, информационный вход которого формированиясигналов,третийвыходкото- соединен с выходом третьего элемента И, рого соединен со счетным входом счетчика первый вход, которого является четвертым адреса, группа выходов второго коммутато- режимным входом блока, инверсный выход ра соединена с группой информационных триггера является третьим выходом блока, входов первого блока приемопередатчиков, 40 третий режимный вход которого подсоедивыход третьего элемента И соединен с вто- нен к второму входу первого элемента И, рым входом первого элемента И, третий вы- третий вход которого язляется первым реход первого блока дешифрации адреса : жимным входом блока, выход первого элесоединен с третьим и четвертым входами мента НЕ соединен с вторым входом третьего элемента И-ИЛИ, вторыми входа- 45 второго элемента И, второй режимный вход ми третьего и пятого элементов И, выход- блока подсоединен к первому выводу разпятого элемента И соединен с управляю- вязки и к входу третьего элемента НЕ, выход щим входом второго блока приемопередат- которого соединен с вторым входом третьечиков, тактовый и третий информационный го элемента И и является первым выходом входы блока формирования сигналов соеди- 50 блока, второй выход элемента развязки поднены соответственно с первым синхровхо- . соединен к положительной шине источника дом и первым управляющим входом питания. регистра, установочный вход блока форми- Недостатком этого устройства является рования сигналов соединен с вторым синх-: узкая область применения — оно не может ровходом и вторым управляющим входом 55 обеспечить подключение к системноймагирегистра, первый и второй информацион- страпи ЗИМ наиболее перспективных в наныевходы блокасоединенысоответственно стоящее время периферийных устройств, с первым входами первого и второго эле- работающих в стандарте интерфейса SCSI, ментов И, информационные входы регистра так как не может преобразовывать сигналы блока обьединены и подсоединены к перво- управления и идентификации интерфейса

1751775

15

20 второго шинного формирователя подключе- 25

35

SCSI в соответствующие сигналы интерфейса M-BUS и наоборот и, следовательно, системный модуль не может уп равлять данным типом ПФУ, а ПФУ не могут вести обмен данными с системным модулем, Целью изобретения является расширение области применения путем обеспечения работы периферийных устройств в стандарте интерфейса SCSI.Поставленная цель достигается тем, что в устройство для сопряжения магистрали

ЭВМ с периферийными устройствами, включающее первый, второй и третий шинные формирователи, первый регистр, первый триггер, два дешифратора, счетчик, элемент И вЂ” ИЛИ, шесть элементов И, два инвертора, причем, первая входная — выходная информационная шина устройства подключена к первым информационным входам — выходам первого шинного формирователя, вторые информационные входы-выходы которого подключены к информационным выходам второго шинного формирователя, информационные входы ны к второй входной — выходной информационной шине устройства, информационные выходы первого дешифратора подключены к входам третьего шинного формирователя первый выход первого регистра соединен с первым входом первого элемента И, дополнительно введены второй и третий регистры, второй — шестой триггеры, седьмой— пятнадцатый элементы И, четыре элемента

И вЂ” НЕ, восемь элементов ИЛИ вЂ” НЕ, семь элементов ИЛИ и шесть элементов задержки, причем вторые информационные входывыходы первого шинного формирователя подключены к информационнЫм входам первого, второго, третьего регистров, к информационным выходам третьего шинного формирователя и к входам первого элемента ИЛИ-НЕ, выход которого подсоединен к информационному входу второго триггера, выход которого подключен к первым входам вторых элементов И и ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ является выходом общего сброса устройства, второй вход второго элемента ИЛИ-НЕ подключен к входу общего сброса устройства, а второй вход второго элемента И подключен к входу синхроггоследовател ьности CLK устройства, выход второго элемента И подключен к своему входу сброса и к входу сброса второго Tpvllгера, входная адресная шина подключена к информационным входам второго дешифратора, к входам третьих элементов И и

ИЛИ вЂ” НЕ, выходы которых подключены соответственно к первому и второму-входам четвертого элемента И, выход четвертого

50 элемента И подключен к управляющему входу второго дешифратора, первый выход которого к первым входам пятого и шестого элементов И, второй выход второго дешифратора подсоединен к первым входам седьмого элемента И и второго элемента И вЂ” НЕ, третий выход второго дешифратора подключен к первому входу восьмого элемента И, четвертый выход второго дешифратора подключен к первому входу девятого элемента

И, выходы пятого-девятого элементов И, второго элемента И-НЕ подключены к первым шести входам четвертого элемента

ИЛИ вЂ” НЕ, выход которого подключен к первому управляющему входу первого шинного формирователя, второй управляющий вход которого подключен к входу сигнала вывода устройства, вход запрета обращения к портам ввода-вывода устройства подключен к первым входам пятого и шестого элементов ИЛИ-НЕ, вторые входы которых подключены соответственно к входам сигнала вывода и сигнала ввода устройства, выход пятого элемента ИЛИ-НЕ подключен к вторым входам шестого элемента И и второго элемента И вЂ” НЕ, выход шестого элемента

ИЛИ-НЕ подключен к вторым входам пятого, седьмого, восьмого и девятого элементов

И, выход седьмого элемента И через первый элемент задержи подключен к синхровходу второго триггера, выход девятого элемента

И через второй элемент задержки подклю- . чен к синхровходу первого регистра, выход восьмого элемента И через третий элемент задержки подключен куправляющему входу записи второго регистра, к синхровходу третьего триггера и к первому входу первого элемента ИЛИ, выход пятого элемента И через четвертый элемент задержки подключен к первому входу второго элемента ИЛИ, выход которого подсоединен к управляющему входу записи третьего регистра, к синхровходу четвертого триггера, к первым входам третьего и четвертого элементов

ИЛИ, выход четвертого триггера. подключен к второму входу четвертого элемента ИЛИ, выход которого подсоединен к управляющему входу считывания третьего регистра, информационные выходы второго и третьего регистров подключены к второй входнойвыходной информационной шине устройства, первый выход первого регистра подключен к первым входам обоих элементов И элемента И вЂ” ИЛИ, выход которого подключен к первому входу первого элемента

И-НЕ, выход которого подключен к синхровходу первого триггера, второй инверсный выход первого регистра подключен к первому входу седьмого элемента ИЛИ-НЕ, второй вход которого подключен к управля1751775

10 ющему входу устройства подтверждения захвата системной шины каналом контроллера ДМА, а выход подключен к седьмому входу четвертого элемента ИЛИ-НЕ, к первому входу третьего элемента И-HE и к прямым входам десятого и одиннадцатого элементов И, инверсные входы которых подключены соответствейно к управляющим входам ввода и вывода устройства, выход десятого элемента И через пятый элемент задержки подключен к второму входу второго элемента ИЛИ, выход одиннадцатого элемента И подключен к первому входу пятого элемента ИЛ И, выход которого подсоединен к второму входу третьего элемента ИЛИ и к первому управляющему входу второго шинного формирователя. второй вход пятого элемента ИЛИ подключен к второму входу четвертого элемента ИЛИ-ЙЕ, выход третьего элемента ИЛИ подключен к инверсному входу двенадцатого элемента И и к синхровходу пятого триггера, инверсный выход которого является выходом подтверждения устройства, выход двенадцатого элемента И подключен к инверсному входу сброса шестого триггера, третий выход первого регистра подключен к первому входу тринадцатого элемента И, выход которого подключен к первому входу шестого элемента ИЛИ, выход шестого триггера подключен к вторым входам первого и тринадцатого элементов И, выходы первого элемента И и шестого элемента ИЛИ являются соответственно выходами устройства запроса на обслуживание каналом контроллера ДМА и запроса прерывания к контроллеру прерывания системного модуля, выход первого триггера подключен к второму входу шестого элемента ИЛИ, вход устройства занятия системной магистрали подключен к первому входу четырнадцатого элемента И, а через первый инвертор подключен к первому входу восьмого элемента ИЛИ-НЕ, к второму входу первого элемента И вЂ” НЕ и к шестому информационному входу третьего шинного формирователя, выход восьмого элемента ИЛИ-НЕ подключен к пятому информационному входу третьего шинного формирователя, второй вход третьего элемента И вЂ” НЕ подсоединен к входу устройства конца передачи данных в режиме ПДП, а выход — к третьему входу первого элемента

И-НЕ, выход второго элемента И-НЕ подключен к первому управляющему входу третьего шинного формирователя и к первому входу пятнадцатого элемента И, выход которого подключен к инверсному входу сброса первого триггера, выход третьего триггера подключен к второму входу первого элемента ИЛИ. к первому входу и через шестой элемент задержки к второму входу четвертого элемента И--НЕ, выход которого является выходом выбора ПФУ устройства, выход первого элемента ИЛИ подключен к входу разрешения чтения второго регистра, выход третьего триггера подключен к второму входу восьмого элемента И, вход запроса устройства подключен к прямому входу седьмого элемента ИЛИ, а через второй инвертор к Синхровходу шестого тригге10 ра и седьмому информационному входу третьего шинного формирователя, выход второго элемента ИЛИ-НЕ подключен к инверсному входу сброса первого регистра, к

15 инверсному входу седьмого элемента ИЛИ, к прямому входу двенадцатого элемента И, к вторым входам четырнадцатого и пятнадцатого элементов И, выходы четырнадцато-. го элемента И и седьмого элемента ИЛИ

20 подключены к входам сброса соответственно третьего, четвертого и пятого триггеров, три входа устройства-индентификации состояния активного периферийного устройства подключены соответственно к которого подключены соответственно к BTo" рым входам первого и второго элементов И элемента И-ИЛИ, вторые управляющие входы второго и третьего шинных формирова30 телей подключены к шине логического нуля, информационные входы первого, третьегошестого триггера подключены к шине логической единицы. Введение новых связей третьего шинного формирователя обеспечивает форми35 рование и передачу в информационную шину системной магистрали байта состояния устройства, описывающего режим и фазу работы устройства, по команде главного

40 процессора "Читать байт состояния", Введение новых связей первого регистра обеспечивает возможность программно устанавлйвать режим обмена данными между ПФУ и системным модулем: режим обмена с исйользованием прерываний главного процессора, режим обмена с использованием канала прямого доступа к памяти.

Введение второго регистра и его связей обеспечивает программную запись в устройство и передачу. групповой контроллер

ПФУ номера активного ПФУ. Введение .третьего регистра и его связей обеспечивает буферизацию в устройстве данных, подлежащих передаче от системного модуля к ПФУ

Введение новых связей первого триггера обеспечивает формирование сигнала запроса программного прерывания к сис25 первому, второму и третьему входам первого дешифратора, первый и второй выходы

1751775

1 0

30

50

55 темному модулю по завершению выполнения его команды ввода-вывода, Введение второго триггера и его связей обеспечивает программное формирование сигнала общего сброса устройства сопряжения и подключенных к нему ПФУ в стандарте интерфейса SCSI.

Введение третьего триггера и его связей обеспечивает формирование управляющего сигнала выбора активного ПФУ в стандарте интерфейса SCSI.

Введение четвертого триггера и его связей обеспечивает удержание информационных выходов третьего регистра открытыми для считывания до завершения приема записанной в нем информации периферийным устройством.

Введение пятого триггера и его связей обеспечивает формирование сигнала интерфейса SCS I подтверждения того, что при передаче данных от системного модуля к

ПФУ очередной байт данных выставлен на выход системной магистрали.

Введение шестого триггера и его связей обеспечивает формирование запроса к системному модулю на обслуживание ПФУ для обмена очередным байтом данных, Введение новых связей первого дешифратора обеспечивает формирование иэ оповещающих сигналов ПФУ, работаю. щего в стандарте SCSI значений пяти разрядов байта состояния устройства о ре жиме и фазе совместной работы устройства и ПФУ, Введение новых связей второго дешифратора обеспечивает дешифрацию младших разрядов адресного кода. поступающего по адресной шине системной магистрали, для организации доступа к портам ввода — вывода, входящих в состав данного устро.йства, Введение новых связей счетчика обеспечивает формирование временного интер . .вала действия сигнала программного сброса устройства и ПФУ в стандарте интерфейса SCSI, Введение новых связей элемента ИИЛИ обеспечивает формирование сигналов о том, что устройство занято обслуживанием ПФУ в режиме йрямого доступа к памяти при вводе или выводе информации.

Введение новых связей первого элемента И обеспечивает формирование на входе линии системной магистрали сйгнала запроса на передачу байта данных в режиме прямого доступа к памяти, Введение новых связей второго элемента И обеспечивает работу счетчика по формированию временйого интервала действИя сигнала программного общего сброса в том случае, если фаза сброса программно задана.

Введение новых связей третьего и четвертого элементов И и их связей обеспечивает дешифрацию старших разрядов адресов портов ввода-вывода, входящих в устройство.

Введенйе пятого элемента И и его связей обеспечивает формирование сигнала обращения к порту ввода — вывода данных в режиме записи.

Введение шестого элемента И и его связей обеспечивает формирование сигнала обращения к порту ввода-вывода данных в режиме считывания.

Введение седьмого элемента И и эго связей обеспечивает формирование сигнала обращения к порту программного сброса в режиме записи.

Введение восьмого элемента И и его связей обеспечивает формирование сигнала обращения к порту ввода — вывода кода номера активного ПФУ s режиме записи.

Введение девятого элемента И и его связей обеспечивает формирование сигнала обращения к порту ввода — вывода маски режима обмена данными в режиме записи.

Введение девятого и одиннадцатого элементов И и их связей обеспечивает передачу в устройство управляющих сигналов системной магистрали ввода или вывода информации в режиме прямого доступа к па-. мяти, Введение двенадцатого элемента И и его связей обеспечивает снятие сигнала запроса на обслуживание ПФУ по обмену очередным байтом данных либо в случае его удовлетворения, либо в случае общего сброса, Введение тринадцатого элемента И и

его связей обеспечивает передачу на вход линии системной магистрали сигнала запроса на передачу байта данных в режиме обмена с использованием прерываний главного процессора, Введение четырнадцатого элемента и его связей обеспечивает формирование сигнала сброса третьего триггера либо при общем сбросе, либо по завершении выбора активного ПФУ, о чем свидетельствует сигнал занятости шины данных.

Введение пятнадцатого элемента И и его связей обеспечивает формирование сигнала сброса первого триггера либо при общем сбросе, либо при считывании из устройства байта его состояния после полного завершения операции ввода-вывода данных, Введение новых связей первого элемента И-НЕ обеспечивает формирование

1751775 сигнала установки первого триггера запроса программного прерывания по завершении выполнения команды ввода — вывода в трех случаях; во-первых, при извещении от

ПФУ о завершении ввода или вывода информации в режиме ПДП, во-вторых, при поступлении от контроллера прямого дбступа к памяти системного модуля сигнала о передаче последнего байта данных в режиме ПДП, в-третьих, при извещении от ПФУ о своем переходе в режим свободной шины, а также передачи синхросигнала на С-вход . седьмого триггера.

Введение второго элемента И-НЕ и его связей обеспечивает формирование сигнала обращения к порту байта состояния устройства в режиме чтения из устройства и формирование сигнала R321 STATUS.

Введение третьего элемента И-НЕ и его . :связей обеспечивает дешифрацию старших нулевых разрядов адресов портов вводавывода, принадлежащих устройству и пере- дачу данных в режиме ПФП с входной линии

68.

Введение четвертого элемента И вЂ” HE u его связей обеспечивает формирование задержанного инверсного управляющего сигнала выбора активного ПФУ и выбор контроллера, номер которого от 0 до 7 указывается унитарным кодом на выходе шины данных, Введение nepeoro элемента ИЛИ-НЕ и его связей обеспечивает формирование на информационном входе второго триггера единичного сигнала в том случае, если на первой информационной входной-выходной шине устройства установлен нулевой код. что разрешает программный сброс устройства и ПФУ.

Введение второго элемента ИЛИ -НЕ и его связей позволяет. передавать на выход общего сброса устройства и инвентировать входной сигнал сброса и выработанный устройством сигнал программного сброса, Введение пятого и шестого элементов

ИЛИ-НЕ и их связей обеспечивает инвертирование и передачу в устройство входных сигналов записи или чтения только в том — случае, еслй на входе устройства нет сигйала системной магистрали об адресном контроллере ПДП оперативной памяти 3ВМ.

Введение седьмого элемента ИЛИ-НЕ и его связей обеспечивает инверсную передачу в устройство сигнала захвата устройством одной из линий контроллерЭ ПДП только в том случае, если режим прямого доступа установлен в устройстве маской режима.

Введение восьмого элемента ИЛИ-HE . и его связей обеспечивает формирование того триггеров в случае общего сброса или . при завершении зайиСи очередного байта

50 информации в ПФУ, о чем свидетельствует снятие сигнала запроса от ПФУ

Введенйе перього элемента задержки и его связей обеспечивает задержку сигнала обращения к порту общего программного

55 сброса на время, дос1аточное для установки сигнала на информационном входе второго триггера, Введение второго элемента задержки и

его связей обеспечивает задержку сигнала обращения к порту маски режима устройст10

35 четвертого разряда байта состояния устройства о режиме свободной шины в том случае, когда ПФУ сняло сигнал занятости информационной шины и в устройстве не производится выбор активного ПФУ

Введение первого элемента ИЛИ и его связей обеспечивает поддержание информационных выходов второго регистра в режиме чтения информации сначала при поступлении сигнала обращения к порту номера активного ПФУ, а затем при наличии на выходе устройства сигнала выбора активного ПФУ, Введение второго элемента ИЛИ и его связей обеспечивает формирование обобщенного сигнала записи данных в ПФУ как в режиме ПДП, так и в режиме прерываний, Введение третьего элемента ИЛИ и его связей обеспечивает формирование обобщенного сигнала обмена данными между системным модулем и ПФУ как в режиме

ПДП, так и в режиме йрерываний главного процессора.

Введение четвертого элемента ИЛИ и его связей обеспечивает поддержание информационных выходов"третьего регистра в режиме чтения информации сначала при поступлении сигнала обращения к порту данных при записи информации в ПФУ, а затем до завершения приема байта данных ПФУ, после чего ПФУ снимает сигнал запроса со входа устройства.

Введение пятого элемента ИЛИ и его связей обеспечивает формирование обобщенного сигнала чтения данных иэ ПФУ как в режиме ПДП, так и в режиме прерывания главного процессора.

Введение шестого элемента ИЛИ и его связей обеспечивает передачу на линию запроса прерывания главного процессора сигналов запросов прерывания как при обмене очередным байтом данных в режиме прерывания процессора; так и при завершении выполнения команды ввода-вывода, Введение седьмого элемен1 а ИЛИ и его связей обеспечивает сброс четвертого и пя15

1751775 ва на время, необходимое для установки кода маски на информационных входах первого регистра, Введение третьего элемента задержки и его связей обеспечивает задержку сигнала обращения к порту номера активного ПФУ на время, необходимое для установки кода номера активного ПФУ на информационных входах второго регистра.

Введение четвертого элемента задержки и его связей обеспечивает задержку сигнала обращения к порту данных при их записи в

ПФУ на время, необходимое для установки очередного байта данных нэ информационных входах третьего регистра.

Введение пятого элемента задержки и

его связей обеспечивает задержку сигнала записи данных в третий регистр в режиме

ПДП на время, необходимое для установки байта данных на информационных входах третьего регистра.

В ведение шестого элемента задержки и его связей обеспечивает задержку сигнала выбора активного ПФУ на время, необходимое для установки номера активного ПФУ на вторых информационных входах — выходах устройства, На фиг.1, 2 приведена функциональная схема устройства для сопряжения магистрали ЭВМ с периферийными устройствами; на фиг.3 — временные диаграммы работы устройства в фазах считывания байта состояния устройства и программного сброса; на фиг.4 — тоже, в фазе записи в ПФУ команды в режиме прерываний главного процессора; нэ фиг,5 — то же, в фазе записи в ПФУ данных в режиме прямого доступа к памяти, Устройство для сопряжения магистрали

ЭВМ с периферийными устройствами содержит первый — третий шинные формирователи 1 — 3, первый — третий регистры 4-6, первый — шестой триггеры 7 — 12, первый 13 и второй 14 дешифраторы, счетчик 15, элемент И-ИЛИ 16, первый — пятнадцатый элементы И 17-31, первый — четвертый элементы И-НЕ 32 — 35, первый-восьмой элементы ИЛИ вЂ”.HE 36 — 43, первый-седьмой элементы ИЛИ 44-50, первый — шестой элементы 51-56 задержки, первый 57 и второй

58 инверторы, а также две группы входов и выходов. Первая группа включает шины и линии системной магистрали s стандарте интерфейса М-BUS. Обозначение, назначение и номера входов-выходов этих шин и линий приведены в табл.1, Вторая группа включает шины и линии интерфейса SCSI.

Обозначения, назначение и номера этих шин и линий приведены в.табл.2.

В устройстве первая входная-выходная информационная шина DA 59 устройства подключена к первым информационным входам — выходам А первого шинного формирователя 1, вторые информационные входы — выходы В которого подключены к

5 информационным выходам А второго шинного формирователя 2, Информационные входы В второго шинного формирователя 2 подключены к второй входной-выходной информационной шинеДВ устройства, Пять

10 выходов первого дешифратора 13 подключены к первому ВО, второму В1, третьему

В2, четвертому ВЗ и восьмому В7 информа ционным входам третьего шинного формирователя 3, Первый выход ДМА первого

15 регистра 4 подключен к первому входу первого элемента И17, выход первого элемента И-НЕ 32 подключен к синхровходу первого триггера 7, Вторые информационные входы-выходы В первого шинного

20 формирователя 1 подключены к информационным входам 4, второго 5, третьего 6 регистров, к информационным выходам А третьего шинного формирователя 3 и к входам первого элемента ИЛИ-НЕ 36, выход

25 которого подключен к информационному входу второго триггера 8. Выход второго триггера 8 подключен к первым входам вто-рого элемента И 18 и второго элемента

ИЛИ вЂ” НЕ 37, выход котооого является выхо30 дом общего сброса RESFT 71 устройства, Второй вход второго элемента ИЛИ-НЕ 37 подключен к входу общего сброса RESET 63 устройства, а второй вход второго элемента

И 18 подключен к входу 62 синхропоследо35 вательности С Кустройства. Выходвторого элемента И 18 подключен к счетному входу счетчика 15, выход переполнения которого подключен к своему входу сброса и к входу . сброса второго триггера 8. Входная эдрес40 ная шина А60 подключена к информационным входам второго дешифратора 14, к входам третьего элемента И 19 и третьего элемента ИЛИ вЂ” НЕ 38, выходы которых подключены соответственно к первому и вт