Электронная вычислительная машина с прямым доступом в память

Электронная вычислительная машина с прямым доступом в память

Иллюстрации

Показать все

Реферат

 

„, Ы,Ä 1751776 Al

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 06 F 15/16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

flO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

2 йовышение быстродействия. Электронновычислительная машина содержит операционйый блок, контроллер прямого доступа s память, М блоков памяти, узел связи с устройствами ввода-вывода, М блоков управления памятью, причем контроллер прямого доступа в память содержит шинный форми1 (21) 4840889/2 4 (22) 19,06.90 (46) 30.07.92. Бюл. М 28 (71) Ленинградское научно-производственное объединение "Электронмаш" (72) В.И.Потайенко (56) Авторское свидетельство СССР

ЛЬ 1522940, кл, 6 06 F 15/00; 15/16, 1988. рователь, четыре элемента НЕ, пять триггеров, два элемента И-НЕ и два элемента И. (54) ЭЛЕКТРОННАЯ ВЫЧИСЛИТЕЛЬНАЯ . Введение в блок управления памятью устМАШИНА С ПРЯМЫМ ДОСТУПОМ В IlA- . ройства счетчика адреса, триггера, двух элеМЯТЬ . -" .: ментов И-НЕ, одновибратора и элемента (57) Изобретение относится к вычислитель- НЕ позволяет исключить множество операной технике, в частности к системам обра- ций эайесения адреса при обмене массиваботки информации. Цель изобретения — ми информации с памятью ЭВМ. 6 ил.

Изобретение относится к вычислитель- МОНТАЖНОЕ ЙЛИ и соединенй с входами; Я ной технике, в частности к системам обра- . управления записью М блоков памяти, выботки информации..: .: ход признака обращения к памяти операционИэвестная электронная вычислитель- ного блока и контроллера прямого доступа в ная машина с прямым доступом в память память объединены через МОНТАЖНОЕ содержит операционный блок, контроллер ИЛИ и соединены с входами запуска М блопрямого доступа в память, M блоков памяти,: ков управления памятью, выход подтверждеблок ввода вывода, M блоков управления" ния выборки контроллера прямого доступа памятью, причем выход подтверждения соединен с входом подтверждения блокиблокировки операцйонного блока соединей . ровки операционного блока и с входами эадас входом разрешения работы контроллера - - ния режима M блоков управления памятью, прямого доступа в память, выход управле- информационныйвхад-выходоперационнония вводом операционного блока и вйход го блока через информационную шину соеуправления чтением иэ памяти контроллера. динен с информационным выходом контпрямого доступа в память объединены че- роллера прямого доступа в память и с перреэ монтажное ИЛИ и соединены с входами выми информационными входами-выходауправления чтением М блоков памяти и с ми М блоков управления памятью, выход первйми входами задания режимов М бло- требованйя передачи блока ввода-вывода ков управления памяти, выход управлейия соединен с входом требования блокировки выводом операционного блока и выхрд yn- операционного блока, выход кода операравления записью в память контроллера аря- ции, тактовый выход и выход запуска перемого доступа в память объединены через дачй блока ввода-вывода соединены с

1751776 соединен с входом четвертого элемента НЕ и с первым входом второго элемента И, выодноименными входами контроллера прямого доступа в память, информационный вход и выход признака окончания передачи которого соединены с одноименными выходом и входом блока ввода-вывода, M информационные входы-выходы которого соедйнены с вторыми информационными входами-выходами М блоков управления памятью, выходы идентификации памяти, информационные выходы и третьи инфор- 1 мационные входы-выходы которых соединены соответственно с входами выборки, адресными входами и информационными входами-выходами М блоков памяти, причем контроллер прямого доступа в память 1 содержит шинный формйрователь четыре элемента НЕ, пять триггеров, два элемента

И-НЕ и два элемента И, причем первые информационные вход и выход контроллера соединены соответственно с информационным входом и выходом шинного формирователя, вход выборки которого соединен с выходом первого элемента HE и с выходом подтверждения выборки контроллера, .вход разрешения работы которого соединен с входами установки в единицу с первого по третий триггеров и с входами установки в ноль четвертого и пятого триггеров и с входом первого элемента НЕ, инверсный выход первого триггера соединен с входом второго элемента НЕ, выход которого соединен с выходом признака обращения к памяти контроллера, выход признака окончания передачи которого соединен с выходом первого элемента И-НЕ, первый вход которого соединен с выходом пятого тритгера, синхровходы с первого по третий и пятого триггеров соединены с тактовым входом контроллера, вход запуска которого соединен с входом третьего элемента Н Е, выход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с информационным входом первого триггера, прямой вь|ход которого соединен с вторыми входами первого и второго элементов И вЂ” НЕ, и информационным входом второго триггера, выход которого соединен с третьими входами первого и второго элементов И-НЕ, с входом установки в единицу четвертого триггера и с информационным входом третьего триггера, прямой выход которого соединен с четвертымй входами первого и второго элементов И-НЕ и с синхровходом четвертого триггера, выход которого соединен с первым входом первого элемента И, которой вход и выход которого соединен соответственно с выходом четвертого элемента НЕ и с выходом управления чтением из памяти контроллера; вход кода операции которого ход которого соединен с выходом управления записью в памяти контроллера, 5 инверсный выход третьего триггера соединен с информационным входом пятого триггера и вторым входом второго элемента И, причем каждый блок управления памятью содержит три элемента НЕ, два шинных формирователя, два регистра, схему сравнения, элемент И, элемент И-НЕ, причем вход запуска блока соединен с синхровходом регистра, информационные входы кото- рого соединены с первым информационным входом-выходом блока и с первым информационным входом-выходом первого шинного формирователя, вход выборки которого соединен с выходом первого и с входом второго элемента НЕ, выход которого соединен с входом выборки второго шинного формирователя, первый информа-

20 ционный вход-выход которого соединен с вторым информационным входом-выходом блока, третий информационный вход-выход которого соединен с вторыми информационными входами-выходами первого и

25 второго шинных формирователей, входы управления направлением передачи которых соединены с выходом элемента И, первый вход которого соединен с выходом элемента И HE и с выходом индентификации памяти блока, первый вход задания режима которого соединен с входом третьего

30 элемента НЕ, выход которого соединен с вторым входом элемента И, второй вход задания режима блока соединен с входом

35 первого элемента НЕ и с первым входом элемента И-НЕ, второй вход которого соединен с выходом схемы сравнения, первый

40 и второй информационные входы которого соединены соответственно с входом номера секции памяти блока и с выходом первого регистра, выход второго регистра соединен с информационнйм выходом блока

45 позволяет производить обработку информации. Недостатком устройства является низкое быстродействие ввиду выполнения множества операций занесения адреса при обмене с памятью ЭВМ массивами инфор50 мации

Целью изобретения является повышение быстродействия при обмене массивами информации с памятью ЭВМ.

Поставленная цель достигается тем, что операционный блок, контроллер прямого доступа е память, М блоков памяти, блок ввода-вывода, М блоков управления памятью; причем выход подтверждения бло55 в электронную вычислительную машину с прямым доступом в память, содержащую

1751776

oporo соединен с входами yeгэнонни в диницу с первого по третий трип epvn и с вхоами установки в ноль четвертог о и пятого триггеров и с входом первого элемента НЕ, инверсный выход nepaoro триггера соеди нен с входом элемента НЕ, выход которого соединен с выходом признака обрэгцения к памя1и контроллера, выход признака окончания передачи которого соединен с Rblxoдом первого элемента И-НЕ, первый вход которого соединен с выходом пятого триггера, синхровходы с первого по третий и пятого триггеров соединены с тактовым входом контроллера, вход запуска которого соединен с входом третьего элемента НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с информационным входом первого триггера, прямой выход которого соединен с вторыми входами первого и второго элементов И вЂ” НЕ и информационным входом второго триггера, выход которого соединен с третьими входами первого и второго элементов ИНЕ, с входом установки в единицу четвертого триггера и с информационным входом третьего триггера, прямой выход которого соединен с четвертыми входами первого и второго элементов И-НЕ и с синхровходом четвертого триггера, выход которого соединен с первым входом йервого элемента И, второй вход и выход которого соединены

Соответственно с выходом четвертого элемента НЕ и с выходом управления чтением из,памяти контроллера, вход кода операции которого соединен с входом четвертого элемента НЕ и с первым входом второго элемента И, выход которого соединен с выходом управления записью в память контроллера, инверсный выход третьего триггера соединен с информационным входом пятого триггера и вторым входом второго элемента И, причем каждый блок управления памятью содержит три элемента НЕ, два шинных формирователя, регистр, схему сравнения, элемент И, элемент И вЂ” HE. причем вход запуска блока соединен с синхровходом регистра, информационные входы которого соединены с первым информационным входом выходом блока и с первым информационным входом-выходом первого шинного формирователя, вход выборки которого соединен с выходом первого и с входом второго шинного формирователя, первый информационный вход-выход которого соединен с вторым информационным входом-выходом блока, третий информационный вход-выход которого соединен с вторыми информационными входами-выходами первого и второго шинных формирователей, входы управления направлением передачи которых соекировки операционного блока соединен со . т входом разрешения работы контроллера прямого доступа в память, выход управле- д ния вводом операционного блока и выход управления чтением из памяти контроллера 5 прямого доступа в память объединены че- рез МОНТАЖНОЕ ИЛИ и соединены с входами управления чтением M блоков памяти и с первыми входами задания режимов M блоков управления памятью, вы- 10 ход управления выводом операционного блока и выход управления записью в память контроллера прямого доступа в память объединены через МОНТАЖНОЕ ИЛИ и соединены с входами управления записью M 15 блоков памяти, выходы признака обращены к памяти операционного блока и контроллера прямого доступа в память объединены через МОНТАЖНОЕ ИЛИ и соединены с входами запуска M блоков управления 20 памятью, выход подтверждения выборки контроллера прямого доступа соединен с входом подтверждения блокировки операционного блока и с входами задания режима М блоков управления памятью, информацион- 25 ный вход-выход операционного блока через информационную шину соединен с информационным выходом контроллера прямого доступа в память и с первыми информационными входами-выходами M блоков управ- 30 ления памятью, выход требования передачи блока ввода-вывода соединены с входом требования блокировки операционного блока, выход кода операции, тактовый выход и выход запуска передачи блока ввода- 35 вывода соединены с одноименными входами контроллера прямого доступа в память, информационный вход и выход признака окончания передачи которого соединены с одноименными выходом и вхо- 40 дом блока ввода-вывода, M информационные входы-выходы которого соединены с вторыми информационными входами-выходами М блоков управления памятью, выходы идентификации памяти, информационные 45 выходы и третьи информационные входывыходы которых соединены соответственно с входами выборки, адресными входами и информационными входами-выходами M блоков памяти, причем контроллер прямого 50 доступа в память содержит шинный формирователь, четыре элемента НЕ, пять триггеров, два элемента И-НЕ и два элемента И; причем первые информационные вход и выход контроллера соединены соответст- 55 венно с информационным входом и выхо-. дом шинного формирователя, вход выборки которого соединен с выхоом первого элемента kF и с выходом подтверждения выборки контроллера; вход разрешения работы ко1751776

10

15 динены с выходом элемента И,первый вход которого соединен с выходом элемента ИНЕ и с выходом идентификации памяти блока, первый вход задания режима которого соединен с входом третьего элемента НЕ, выход которого соединен с вторым входом элемента И, второй вход задания режима блока соединен с входом первого элемента

НЕ и с первым входом элемента И вЂ” НЕ, второй вход которого соединен с выходом схемы сравнения, первый и второй информационные входы которой соединены соответственно с входом номера секции памяти блока и с выходом регистра, согласно изобретению введены в блок управления памятью счетчик адреса, триггер, два элемента И-НЕ, одновибратор и элемент НЕ, причем в устройстве входы управления записью. М блоков памяти соединены с третьими входами задания режима М блоков управления памятью, стробирующие входы которых соединены с соответствующими выходами M блоков памяти, причем в каждом блоке управления памятью выход счетчика адреса соединен с информационным выходом блока, третий вход задания режима которого соединен с входом четвертого элемента НЕ, выход которого соединен с входом установки в единицу триггера, вход установки в ноль которого соединен с первым входом элемента И, прямой и инверсный выходы триггера соединены с первыми входами второго и третьего элементов И-НЕ соответственно, выходы которых соединены со входами автоувеличения и автоуменьшения соответственно счетчика адреса, вход синхронизации которого соединен с синхровходом регистра, информационные входы которого соединены с информационными входами счетчика адреса, вторые входы второго и третьего элементов И-НЕ соединены с информационными входами счетчика адреса, вторые входы второго и третьего элементов И-НЕ соединены с выходом одновибратора, входы управления которого являются стробирующим входом блока, вход синхронизации одновибратора соединен со вторым входом элемента И.

На фиг.1 приведена структурная схема электронной вычислительной машины (ЭВМ); на фиг.2 — структурная схема блока управления памятью, на фиг.3 — структурная схема контроллера прямого доступа к памяти (ПДП); на фиг.4- структурная схема блока памяти; на фиг.5 — структурная схема операционного блока; на фиг.б — сопоставйтельные диаграммы циклов обмена прототипа и заявляемого устройства, На фиг,1 обозначены операционный блок 1; контроллер 2 прямого доступа в па20

55 мять; блоки ЗО...3m управления памятью; блоки памяти 4o".4m (например, набор ОЗУ типа 537 или аналогичные); узел 5 связи с устройствами ввода-вывода (аналогично указанному в прототипе); линия 6 сигнала подтверждения выбора (ПВ); шина 7 "Адрес/данные"; линия 8 сигнала требования блокировки (прямого доступа — ТПД); линия

9 сигнала подтверждения блокировки (прямого доступа — ППД); группа 10 входных линий сигналов (" Запуск" — сигнал запуска передачи; "F» " — тактовая частота; "КОД"— код операции); линия 11 сигнала окончания передачи (ОТВ); шина 12 "данные от ВУ"; шина 13 "Адрес от ВУ"; шина 14 "Данные"; линия 15 сигнала "Ввод"; шина 16 "Адрес"; линия 17 сигнала "Выборка"; линия 18 сигнала признака обращения к памяти ("СИА"); линия 19 сигнала "Вывод"; линия 20 сигнала

"Строб".

На фиг.2 обозначены четвертый элемент НЕ 21 (серия 155, 133, 555 или аналогичная); триггер 22; одновибратор 23 (например, 158АТ1 или аналогичный); второй и третий элементы И-НЕ 24, 25 (серия

133, 155; 555 или аналогичные); регистр 26 номера секции (155ИР1 или аналогичный); счетчик 27 адреса ячейки памяти (155ИЕ7 или аналогичный); третий элемент НЕ 28; схема 29 сравнения (например, 530СП1 или аналогичный); элемент И 30 (серия 155, 555 или аналогичный); первый и второй элементы НЕ 31, 32; первый элемент И-НЕ 33 (серия 155, 555 или аналогичные); шинные .формирователи 34, 35 (589АП16, 26 или аналогичные); вход 36 номера секции.

На фиг,3 обозначены третий элемент

НЕ 37; второй элемент И-НЕ 38; триггеры

38„,43; второй элемент И 44; четвертый и первый элемент НЕ 45, 46; шинный формирователь 47; второй шинный элемент НЕ 48; первый элемент И-НЕ 49; первый элемент

И 50; линия 51 сигнала "Запуск"; линия 52 сигнала Рвн, линия сигнала 53 "Код операции".

На фиг.3 обозначены элемент И-НЕ 54; элемент НЕ 55; элемент И-НЕ 56, 57; оперативное запоминающее устройство 58.

На фиг,5 обозначены триггер 59; процессор 60 (например, М2 из состава "Электроника 60"); элемент И-НЕ 61; элемент 62 задержки (набор элементов НЕ или конденсатор и резистор с определенной т задержки); элемент НЕ 63; линия 64 сигнала подтверждения прямого доступа (ППД1); линия 65 сигнала ответа (СИП).

На фиг.б обозначены временные отрезки 66 циклов обмена прототипа; временные отрезки 67 циклов обмена заявляемого устройства; отрезок времени Тд для передачи

1751776

5

20

9 адреса ячейки памяти: отрезок времени Тд для передачи или приема данных в/из памяти, Временные диаграммы работы ЭВМ с прямым доступом в память приведены в описании прототипа на фиг,6, Электронная вычислительная машина с прямым доступом памяти (фиг.1) содержит операционный блок 1, контроллер прямого доступа в память 2, M блоков памяти

4 ...4m, блок ввода-вывода 5, M блоков управления памятью З ...З, и ричем выход 9 подтверждения блокировки операционного блока 1 соединен с входом разрешения работы контроллера 2.прямого доступа в память, выход 15 управления вводом операционного блока 1 и выход управления чтением из памяти контроллера 2 прямого доступа в память объединены через МОНТАЖНОЕ ИЛИ и соединены с входами управления чтением М блоков 4 ...4m памяти и с первыми входами задания режимов M блоков управления памятью 3 ...Зп1, выход 19 управления выводом операционного блока

1 и выход управления записью в память контроллера 2 прямого доступа в пзмять объединены через МОНТАЖНОЕ ИЛИ и соединены с входами управления записью M блоков памяти 4 ...4m и с r ðåòüèìè входами задания режимов М блоков управления па мятью Зо„.Çm, выходы 18 признака обращения к памяти операционного блока 1 и контроллера 2 прямого доступа в память объединены через МОНТАЖНОЕ ИЛИ и соединены с входами запуска М блоков управления памятью 3 ...3, выход подтверждения выборки 6 контроллера прА мого доступа 2 соединен с входом подтверждения блокировки операционного блока 1 и с входами задания режима М блоков управления памятью Зо...Зп, информационный вход-выход 7 операционного блока 1 через информационную шину соединен с информационным выходом контроллера 2 прямого доступа в память и с первыми информационными входами-выходами M блоков управления памятью З „,ЗП1, выход требования 8 передачи блока вводавывода 5 соединен с входом требования блокировки операционного блока 1, выход кода операции 53, тактовый выход 52 и выход запуска 51 передачи блока ввода-вывода 5 соединены с одноименными входами контроллера прямого доступа в память 2, информационный вход 13 и выход 11 признака окончания передачи которого соединены с одноименными выходом и входом блока 5 ввода-вывода, M информационные входы-выходы 12 которого соединены с вторыми информационными входами/выходами M блоков управления памятью 3„„.„3„„, выходы 17 идентификации памяти 4, информационные 16 выходы и третьи информационные входы-выходы 14 которых соединены соответственно с входами выборки, адресными входами и информационными входами-выходами M блоков памяти 4>...4,„, стробирующие выходы 20 которых соединены с соответствующими входами M блоков управления памятью 3 ...3 . причем контроллер прямого доступа в память 2 содержит шинный формирователь 47, четыре элемента НЕ 37, 45, 46, 48, пять триггеров

39...43,. два элемента И-НЕ 38, 49 и два элемента И 44, 50, причем первые информационные вход 13 и выход 7 контроллера 2 соединены соответственно с информационным входом и выходом шинного формирователя 47, вход выборки которого соединен с выходом первого элемента НЕ

46 и с выходом 6 подтверждения выборки контроллера 2. вход 9 разрешения работы которого соединен с входами S установки в единицу с первого по третий триггеров

25 39 — 41 и с входами установки в ноль R четвертого 43 и пятого 42 триггеров и с вхо- дом первого элемента НЕ 46, инверсный выход б первого триггера 39 соединен с входом второго элемента НЕ 48, выход ко30 торого соединен с выходом 18 признака обращения к памяти контроллера 2, выход

11 признака окончания переда и которого соединен с выходом первого элемента ИНЕ 49, первый вход которого соединен с

35 выходом О пятого триггеров 42, синхровходы С с первого по третий 39...41 и пятого 42 триггеров соединены с тактовым входом 52 контроллера 2, вход запуска 51 которого соединен с входом третьего элемента Н Е 37;

40 выход которого соединен с первым входом второго элемента И вЂ” НЕ 38, выход которого соединен с информационным 0 входом первого триггера 39, прямой выход О которого соединен с вторым входом первого 49

45 и второго 38 элементов И вЂ” HE, и информационным входом D второго триггера 40, выход "0" кото рого соединен с третьими входами первого 49 и второго 38 элементов

И-НЕ, входом установки в единицу S чет50 вертого триггера 43 и с информацианнйм входом D третьего 41 триггера, прямой выход "0" которого "оединен с четвертыми входами первого 49 и второго 38 элементов И-НЕ и с синхровходом С четвертого

55 триггера 43, выход "0" которого соединен с первым входом nepsoro элемента И 50, второй вход и выход которого соединены соответственно с выходом четвертого элемент" НЕ 45 и с выходом 15 управления чтением из памяти контроллера 2, вход 53

1751776

10

40

50 кода операции которого соединен с входом четвертого элемента НЕ 45 и с первым входом второго 44 элемента И, выход 19 которого соединен с выходом управления записью в память контроллера 2, инверсный выход Q третьего триггера 41 соединен с информационным входом D пятого 42 триггера и вторым входом второго элемента

И 44, причем каждый блок управления памятью 3 содержит четыре элемента HE 21, 28, 31, 32, два шинных формирователя 34, 35, регистр 26, схему сравнения 29, элемент

И 30, три элемента И вЂ” НЕ 24, 25, 33, триггер

22. одновибратор 23, счетчик адреса 27, причем вход запуска 18 блока соединен с синхровходами С регистра 26 и счетчика 27, информационные входы которых соедине ны с первым информационным входом-выходом 7 блока и с первым информационным входом-выходом первого 34 шинного формирователя, вход выборки которого соединен с выходом первого 31 и с входом второго 32 элемента НЕ, выход которого соединен с входом выборки второго 35 шинного формирователя, первый информационный вход-выход 12 которого соединен с вторым информационным входом-выходом блока 3; третий информационный вход-выход 14 которого соединен с вторыми информационными входами-выходами первого 34 и второго 35 шинных формирователей, входы управления направлением передачи которых соединены с выходом элемента И 30. первый вход которого соединен с выходом элемента И-НЕ 33 и с выходом 17 идентификации памяти блока, первый вход 15 задания режима второго соединены с входом третьего элемента НЕ

28, выход которого соединен с вторым входом элемента И 30, второй вход 6 задания режима блока соединен с входом первого элемента НЕ 31 и первым входом элемента

И вЂ” НЕ 33, второй вход которого соединен с выходом схемы сравнения 29, первый 36 и второй информационные входы которой соединены соответственно с входом номера секции памяти блока и с выходом регистра

26, выход 16 счетчика адреса 27 соединен с информационным выходом блока. третий вход 19 задания режима которого соединен с входом элемента НЕ 21, выход которого соединен с входом установки в "1" триггера 22, вход установки в ноль R которого соединен с первым входом элемента И 30, прямой Q и инверсный Q выходы триггера

22 соединены с первыми входами второго

24 и третьего 25 элементов И-НЕ, соответвенно, выходы которых соединены с входами автоувеличения "+1" и автоуменьшения

"-1", соответственно, сче1чика 27 адреса, вторые входы второго 24 и третьего 25 элементов И-НЕ, соединены с выходом 0 одновибратора 23, входы управления А, В которого являются стробирующим 20 входом блока, вход С сихронизации одновибратора 23 соединен с вторым входом элемента

И 30.

Работа ЭВМ происходит следующим образом.

При программном обмене данные пере- даются по инициативе и под управлением программы в цикле "Вывод" или "Ввод", при этом контроллер 2 ПДП заблокирован пассивным уровнем сигнала на цепи 9 и не влияет на работу системы.

При выполнении цикла "Вывод" происходит запись данных. передаваемых блоком

1 по шине 7 в блок 4 памяти, следующим образом. Блок 1 в адресной части цикла передается по шине 7 "Адрес-данные" адрес ячейки памяти, находящейся в одном из блоков 4. Этот адрес условно можно считать состоящим из двух частей: старшая определяет адрес секции, младшая — адрес ячейки в секции. После установки адреса блока 1 с некоторой задержкой вырабатывает сигнал

СИА по цепи 18 для запоминания адреса в регистре 26 и счетчике 27 адреса блоков управления памятью, После запоминания адреса адресуемый блок 3 передает с выхода счетчика 27 адрес ячейки по шине 16

"Адрес".

Декодируя старшую часть адреса с регистра 21, схема 29 сравнения обеспечивает формирование сигнала 17 выборки, поступающего на вход соответствующего блока 4 памяти, Затем блох 1 снимает адрес с шины 7. помещает на эту шину данные и некоторой задержкой вырабатывает сигнал "Вывод", поступающий по линии 19 на входы блоков памяти. Данные проходят через шинные формирователи выбранного блока 3 управления на шину 14 "Данные" и поступают на информационные входы адресуемого блока 4 памяти. При этом обеспечивается запись информации в ячейку по адресу по стробирующему сигналу "Вывод". По сигналу "Вывод" на линии 19 в блоке 1 элементами 61- 63 формируется сигнал СИП (цепь

65). означающий. что данные приняты в память.

При этом по заднему фронту сигнала

"Вывод" счетчик адреса 27 увеличивает код своего состояния на единицу, определяя адрес следующей ячейки памяти 4, Процессор 60 по сигналу СМП очищает линию 19 и снимает данные с шины 7, при этом снимается сигнал СИП. Затем процесор снимает сигнал СИА. завершая цикл

17 1776

"Вывод". Задержка, вносимая элементами формирования сигнала СИП, должна превышать время, требуемое для записи информации в ОЗУ, При выполнении цикла "Ввод" происходит чтение данных иэ памяти; при этом адресная часть цикла с формированием сигнала выборки аналогична циклу "Вывод".

После запоминания адреса в блоке 3 процессор снимает адрес с шины 7 и вырабатывает сигнал "Ввод", поступающий по линии 15 и сигнализирующий о том, что процессор готов принять данные из памяти, . По этому сигналу данные поступают из памяти по шине 14 через шинный формирователь 34 соответствующего блока 3 управления на шину 7, При этом в блоке 1 элементами 61-63 формируется сигнал

СИП, сигнализирующий о том, что данные установлены на шине 7, При этом по заднему фронту сигнала "Ввод" счетчик адреса 27 уменьшает код своего состояния на единицу, определяя адрес следующей ячейки памяти 4.

Процессор принимает данные и снимает сигнал "Ввод". При этом снимается сигнал СИП, затем снимается сигнал СИА, завершая цикл "Ввод". Временная задержка, вносимая элементами 61 — 73, должна превышать время считывания информации из ОЗУ 58 на шину 7.

Изменение состояния счетчика 27 в циклах "Ввод" и "Вывод" происходит следующим образом, В программном режиме работы при отсутствии активных (низких уровней) сигналов на цепях 19 и 15 на входах R u S триггера

22 присутствуют неактивные {низкие) уровни сигналов и триггер 22 находится в единичном или нулевом состоянии (триггер 22 реализован на элементах ИЛИ-НЕ). На выходе элемента И- НЕ 33, до начала адресного цикла, находится низкий уровень сигнала, который поступал на вход С элемента 23 запрещает его работу.

В адресном цикле при появлении сигнала выборки на линии 17 на входе С элемента

23 появляется сигнал высокого уровня. При появлении сигнала "Ввод" или "Вывод" на линиях 15 или 19 соответственно триггер 22 устанавливается в нулевое или единичное состояние через, элемент 24 или 25 на вход

"+1" или "— 1" счетчика адреса 27. Одновибратор 23 формирует на выходе 0 импульс положительной полярности при переходе импульса на входе 20. с высокого на низкий уровень (задний фронт сигнала "Ввод" или

"Вывод" ).

В режиме приемного доступа к памяти контроллером 2 ПДП осуществляется зах ва1 внутренней шины 7, Обмен данными в этом режиме происходит без участия процессора

5 и осуществляется за счет необходимого количества циклов "Ввод" или "Вывод", формируемых контроллером 2 ПДП.

При этом после захвата магистрали 7 контроллер 2 ПДП обеспечивает передачу

10 по ней адресной информации, поступающей по шине 13 от блока 5, а также передачу сигналов "Ввод" и "Вывод" по линиям 15 и

19. Данные от (к) блока 5 передаются одновременно по всем шинам 12 через блоки 3

15 от(к) блокам 4 памяти, обеспечивая необходимую разрядность информационного слова, превышающую при этом разрядность слова процессора. Чтение или за- пись данных из (в) ОЗУ 58 происходит эа

20 время длительности сигналов "Ввод" или

"В ы вод", Блок 5 ввода-вывода при необходимости обмена данными вырабатывает сигнал требования прямого доступа к памяти

25 (ТПД), который поступает по линии 8 в блок

1. После завершения текущего цикла о6Мена по линии 7 блок 1 вырабатывает сигнал предоставления доступа к памяти (ППД), поступающий по линии 9 в контроллер 2 ПДП, 30 Контроллер 2 ПДП в ответ вырабатывает сигнал подтверждения (ПВ) по линии 6, блокируя блок 1.

После поступления сигнала "Запуск" по линии 51 шины 10 от блока 5 контроллер

35 выполняет требуемые циклы передачи данных аналогично описанным операциям

"Ввод" и "Вывод" за исключением того, что в адресной части цикла производится выдача импульсного сигнала СИА по цепи 18 и

40 осуществляется одновременная выборка всех блоков 4 памяти сигналом ПВ по линии

6. Это позволяет осуществлять одновременное обращение к ячейкам, расположенным в различных блоках памяти.

45 Физически адреса ячеек в каждом блоке имеют одно и то же назначение адреса, запоминаемое в регистрах 26 и счетчиках 27 блока 3.

При снятии сигнала ТПД блоком 5 блок

50 1 снимает с линии 9 сигнал ППД. В результате контроллер 2 ПДП отключается от ши- ны 7, линий 15, 18 и 19 управления, снимает сигнал ПВ с линии 6 и блок 1 возобновляет свою работу в программном режиме.

55 Рассмотрим работу узлов, входящих в

ЭВМ.

Операционный блок 1 работает следующим образом. При поступлении активного (низкого) уровня сигнала по цепи 8 ТПД процессор завершает текущий канальный цикл

1751776

5

15

2С формирователем 35) 30

50 и формирует сигнал низкого активного уровня в цепи 64. ППД1, подаваемый на вход установки в "1" триггера 59, при этом на входе установки в "0" триггера — пассивный (низкий) уровень сигнала. Триггер 59 устанавливается в единичное состояние, при этом с выхода триггера снимается сигнал высокого уровня (ППД). подаваемый из блока 1 в контроллер 2 ПДП по цепИ 9.

Контроллер в ответ на сигнал ППД формирует сигнал низкого уровня по цепи 6 ПВ, удерживая процессор в состоянии ожидания и осуществляя выборку блоков памяти;

При снятии сигнала низкого уровня по цепи

8 ТПД триггер 59 устанавливается в состояние "0", Затем контроллер.устанавливает пассивный уровень в цепи 6 ПВ, обеспечивая подключение блока 1 к шине 7 и возврат его в программный режим обмена. . Блок 3 обеспечивает формирование сигнала 17 выборки, а также коммутацию потока данных с шины 14 на шину 7 или шину 12

"Данные" блока 5, Блок работает следующим образом. В программном режиме работы при отсутствии активного (низкого) уровня сигнала на цепи 15 (" Ввод" ) на выходе элемента И 30 низкий. уровень, подаваемый на первые входы шинных формирователей 34 и 35, обеспечивающих при этОм коммутацию информации с шины 7 или

12 на шину 14, При этом, поступая по цепи

6, высокий уровень сигнала, проходя через элемент НЕ 31, обеспечивает, выборку шинного формирователя 34, а сигнал высокого уровня с выхода элемента Н Е 32 — блокировку по второму входу шинного формирователя 35. Информация при этом с шины 7 поступает на шину 14.

В адресной части канального цикла обмена при появлении сигнала низкого уровня по цепи 18 обеспечивается загрузка кода адреса с шйны 7 в регистр 26 и счетчик 27.

В регистр 26 записывается код адреса выбранного блока памяти, и в счетчик 27 — код, определяющий физический адрес выбранной ячейки.

С выхода регистра 26 код адреса секции (блока памяти) поступает на первые входы схемы 29 сравнения, э на вторые входы с шины 36 подается код номера секции памяти. Каждому блоку управления и рисваивается свой код номера секции памяти, подаваемый с шины 36, При совпадении кодов шины 36 с разрядами адреса секции памяти, поступающими с выхода регистра

26, на выходе схемы 29 сравнения формируется сигнал низкого уровня, а на выходе элемента И-НЕ 33 при этом формируется потенциал выборки адресуемой секции памяти, подаваемый по линии 17 на входы элементов И-НЕ 56 и 57 блока 4 и на вход С элемента 23. С выхода счетчика 27 код адреса ячейки блока 4 поступает по шине 16 на адресные входы 03У 58.

В части цикла "Вывод" блок 3 обеспечивает коммутацию информации с шины 7 на шину l4 при отсутствии сигнала низкого уровня на цепи 6, При наличии сигнала низкого уровня на линии 6 (режим ПДП) обеспечивается блокировка по второму входу шинного формирователя 45 и включение в рабочий режим блока 35. При этом обеспечивается коммутация информации с шины

12 на шину 14. Одновременно на выходе элемента И вЂ” HE 33 формируется сигнал высокого уровня, обеспечивая на линии 17 активный уровень независимо от результата . работы схемы 29 сравнения. что позволяет активизировать все блоки 4 памяти, B части цикла "Ввод" при поступлении активного (низкого) уровня сигнала по линии 15 (" Ввод" ) и наличии высокого уровня сигнала на линии 17 обеспечивается коммутация шинного формирователя 34 (или 35 при низком уровне сигнала на линии 6), пропускающего информацию с шины 14 на шину 7 для чтения ее блоком 1 (в режиме ПДП при наличии активного сигнала в цепи 6 информация с шины 14 передается на шину 12 шинным

Узел памяти работает следующим образом, Режим записи. B адресной части цикла в выбранный блок памяти по цепи 17 на входы элементов 56 и 57 подается потенциал высокого уровня. При подаче сигнала низкого уровня по цепи 19 (" Вывод" ) нэ выходе элемента 54 появляется "1", обеспечивающая на выходе элемента 56 активный низкий уровень, подаваемый на вход выборки кристалла ОЗУ58 и высокий (неактивный) уровень сигнала на выходах А, В элемента

23, При этом сигнал высокого уровня на выходе элемента 57 формирует на входе кода операции ОЗУ сигнал записи, обеспечивающий запись информации с шины 14 по адресу, определяемому шиной 16.

Режим чтения реализуется при низком уровне сигнала по цепи 15. При этом информация, записанная в ячейку ОЗУ по адресу на шине 16, выдается на шину 14, Контроллер ПДП работает следующим образом.

Контроллер 2 ПДП состоит из следующих функциональных блоков: коммутатора адреса и автомата управления канальными циклами. Коммутатор адреса реализован на элементах 46 и 47.

При наличии пассивного (низкого) уровня сигнала на линии 9 сигнал высокого уров17

1751776

Т1

Т2 TA +То A р

Формула изобретения пР . 1; Электронная вычислительная маши- 55 хо на с прямым доступом в память, содержащая операционный блок, контроллер прямого доступа в память, M блоков управления памятью. M блоков памяти, узел связи с устройствами ввода-вывода, причем вц-. ди ня в линии 6 с выхода инвертора 46 блокирует шинный формирователь 47.

При появлении активного уровня на линии 9 шинный формирователь 47 обеспечивает коммутацию кодов адреса с шины 13 5 формируемого блоком 5 на внутренную шину 7.

Тип канального цикла "Ввод" или "Вывод" определяется блоком 5, формирующим сигнал высокого уровня по цепи 53 при цик- 10 ле "Вывод" и низкого уровня при цикле

"Ввод". Скорость обмена определяется тактовой частотой, подаваемой от блока 5 по линии 52, Блок 2 начинает работать при наличии сигнала