Резервированное запоминающее устройство

Резервированное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств повышенной надежности. Целью изобретения является повышение быстродействия при чтении. Поставленная цель достигается тем, что в устройство , содержащее шесть блоков памяти, шесть сумматоров, двенадцать блоков элементов И, формирователь управляющих сигналов, три элемента НЕ, шесть блоков элементов ИЛИ и три блока сравнения, введен блок анализа достоверности данных, содержащий пять элементов ИЛИ, четыре элемента И, счетчик и узел памяти адресов ошибок, и связи с имевшимися и введенными блоками. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

Ж1109Я

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4784741/24 (22) 21.12.89 (46) 30,07.92. Бюл. М 28 (71) Научно-производственное объединение

"Персей" (72) В.В,Кульков, М,А.Терещенко и В.М.Хорошев (56) Авторское свидетельство СССР

М 1387048, кл., G 11 С 29/00, 1986.

Заявка

М 4674146/24 — 24, кл. G 11 С 29/00, 1989. (54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может быть использовано при построении оперативных запоминающих устройств повышенной надежности.

Известно резервированное запоминающее устройство, содержащее N основных блоков оперативной пямяти, входы которых являются соответствующими информационными входами устройства, а выходы подключены к информационным входам соответствующих блоков элементов И, блоков контроля и коммутаторов, первый блок суммирования, входы которого являются информационными входами группы устройства, а выход соединен с входом дополнительного блока оперативной памяти, выход которого подключен к входудополнительного блока контроля и первому информационному входу второго. блока суммирования, другие информационные входы которого соединены с выходами блоков элементов.И, управляющие входы которых подключены к

„„5U „„1751819 А1 (57) Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств повышенной надежности. Целью изобретения является повышение быстродействия при чтении.

Поставленная цель достигается тем, что в устройство, содержащее шесть блоков памяти, шесть сумматоров, двенадцать блоков элементов И, формирователь управляющих сигналов, три элемента НЕ, шесть блоков элементов

ИЛИ и три блока сравнения, введен блок анализа достоверности данных, содержащий пять элементов ИЛИ, четыре элемента И, счетчик и узел памяти адресов ошибок, и связи с имевшимися и введенными блоками. 3 ил, Ф

О управляющим входам коммутаторов и выходам соответствующих блоков контроля, блок формирования сигналов неисправности, информационный вход которого соединен с выходом второго блока суммирования, управляющие входы — с выходами всех бло- 4 ков контроля, а выходявляется управляющим (Л выходом устройства, генератор тактовых импульсов, выход которого пбдключен к такта- QQ вым входам коммутаторов и блока д формирования сигналов неисправности, вы- О ход второго блока. суммирования соединен с информационными входами коммутаторов, выходы которых являются информационными выходами устройства.

Недостатком известного устройства является невысокое быстродействие в режиме чтения, так как чтение данных осуществляется последовательно по всем адресам без анализа. результатов правильности работы устройства в режиме записи данных, 1751819

Наиболее близким по технической сущности к предлагаемому является резервированное запоминающее устройство, содержащее первый, второй и третий блоки памяти, информационные входы которых являются соответственно первым, вторым и третьим информй ионными входами устройства, а адресные входы подключены к адресным входам четвертого, пятого и шестого блоков памяти и являются адресным входом устройства, управляющие входы блоков памяти с первого по третий соединены с информационным входом формирователя управляющих сигналов, управляющий вход которого является первым управляющим входом устройства, сумматоры с первого по третий, первый и второй информационные входы которых являются соответственно первым и вторым, вторым и третьим, первым и третьим информационными входами устройства, а управляющие -входм подключены к первому выходу формирователя управляющих сигналов, второй выход которого соединен с управляющими входами блоков памяти с четвертого по пятый, информационные входы которых подключены к выходам сумматоров с первого по третий соответственно, информационные выходы блоков памяти с йервого по третий соединены с информационными входами первого блока коммутации, управляющие входы которого подключены к контрольным выходам блоков памяти с первого по третий, а выходы — к первым информационным входам сумматоров с четвертого по шестой; вторые информационные входы которых соединены с информационными выходами блоков памяти с четвертого по шестой соответственно, второй блок коммутации, информационные входы первой группы которого подключены к информационным выходам блоков памяти с первого по третий, информационные входы второй группы — к выходам сумматоров с четвертого по шестой, управляющие входы первой группы являются управляющими входами с второго по четвертый устройства, управляющие входы второй группы соединены с контрольными выходами блоков памяти с первого по третий, а управляющие входы третьей группы — с выходами блоков сравнения с первого по третий, первый и второй информационные входы которых подключены к выходам соответствующих сумматоров с четвертого по шестой, выходы второго блока коммутации являются информационными выходами устройства, управляющие входы сумматоров с четвертого по шестой соединены с третьим выходом формирователя управляющих сигналов.

Недостатком данного устройства являются большие временные затраты при чтении данных из-за отсутствия анализа правильности записи данных.

Целью изобретения является повышение быстродействия при чтении.

Поставленная цель достигается тем, что в резервированное запоминающее устройство, содержащее шесть блоков памяти, адресные входы которых объединены и являются адресными входами устройства, 10 входы записи-чтения блоков памяти с первого по шестой объединены, соединены с первым управляющим входом формирователя управляющих сигналов и являются первым управляющим входом устройства, второй управляющий вход формирователя управляющих сигналов является вторым управляющим входом устройства, информационный вход первого блока памяти соединен с первыми входами первого и третьего сумматоров и является первым ин20 формационным входом устройства, информационный вход второго блока памяти соединен с первым входом второго и втова, информационный вход третьего блока памяти соединен с вторыми входами второго и третьего сумматоров и является третьим информационным входом устройства, 30 первый выход формирователя управляющих сигналов соединен с входами выборки блоков памяти с первого по третий и с управляющими входами сумматоров с первого по третий, выходы которых соединены соот35 ветственно с информационными входами блоков памяти с четвертого по шестой, входы выборки которых объединены и подключены к второму выходу формирователя управляющих сигналов, третий выход кото40 рого соединен с управляющими входами сумматоров с четвертого по шестой, первые входы которых соединены соответственно с выходами блоков памяти с четвертого по шестой, вторые входы сумматоров с четвер45 того по шестой соединены соответственно с выходами блоков элементов ИЛИ с первого по третий, первый и второй входы которых соединены. попарно с выходами блоков элементов И с первого по шествй соответствен50 но, информационный выход первого блока памяти соединен с первыми входами первого. пятого и седьмого блоков элементов И, информационный выход второго блока памяти соединен с первыми входами второго, третьего и девятого блоков элементов И, информационный выход третьего блока памяти соединен с первыми входами четвертого, шестого и одиннадцатого блоков элементов И, выход четвертого сумматора соединен с первыми входами первого и вторым входом первого сумматоров и является

25 вторым информационным входом устройст1751819 рого блоков сравнения, первым входом И с первого по третий, третьи и четвертые восьмого блока элементов И, второй вход входы которыхсоединенысоответственно с которого соединен с выходом первого блока выходами элементов ИЛИ с первого по тресравнения, выход пятого сумматора соеди- тий и с контрольными выходами блоков панен с первым входом третьего и вторым 5 мяти с первого по третий, выход четвертого входом второго блока сравнения, первым элемента И соединен с первым входом пявходомдесятого блокаэлементов И, второй того элемента ИЛИ, второй вход которого вход которого соединен с выходом второго является третьим управляющим входом усблока сравнения, выход шестого сумматора тройства, выход пятого элемента ИЛИ подподключен к вторым входам первогО и 10 ключен к счетному входу счетчика, выходы третьего блоков сравнения и первому входу которого соединены с адресными входамй двенадцатого блока элементов И, второй узла памяти адресов ошибокиявляютсяадвход которого соединен с выходом третьего ресными входами устройства. блока сравнения, третьи входы восьмого, На фиг.1 приведена функциональная десятого и двенадцатого блоков элементов 15 схема предлагаемого устройства; на фиг.2—

И соединены соответственно с контроль- функциональная схема формирователя упным выходом первого блока памяти и вто- равляющих сигналов; на фиг.3,а — временрыми входами второго и шестого блоков ная диаграмма работы устройства в режиме элементов И, с контрольным выходом вто- ЗАПИСЬ; на фиг,3, б — временная диаграмрого блока памяти и вторыми входами пер- 20 ма работы устройства в режиме ЧТЕНИЕ. ваго и четвертого блоков элементов И, с Устройство (фиг.1) содержит блоки 1 — 6 контрольным выходом третьего блока памя- памяти, сумматоры 7 — 12 по модулю два, форти. и вторыми входами третьего и пятого мирователь 13 управляющих сигналов, блоки блоков элементов И, контрольные выходы 14 — 25 элементов И, распределитель 26 имблоков памяти с первого по третий соедине- 25 пульсов, блоки 27 — 32 сравнения, элементы ны.соответственно с входами первого, вто- НЕ 33 — 35, блоки 36 — 4» элементов ИЛИ, элерого и третьего элементов НЕ, выходы менты ИЛИ42 — 47,элементыИ48-51,счетчик которых подключены соответственно к вто- 52 и регистры 53 — 55. Позициями 56-58 обозрым входам седьмого, девятого и одиннад- начены информационные входы с первого по цатого блоков элементов И, выходы которых 30 третий устройства, позицией 59 — адресный соединены соответственно с первыми вхо- вход, позициями 60-62 управляющие входы с дами блоков элементов ИЛИ с четвертого no:. первого по третий устройства, позициями 63— шестой, выходы которых являются соответ- 65 — информационные выходы с первого по ствующими информационными выходами третий устройства. устройства, выходы восьмого, десятого и 35 Распределитель 26 импульсов, схемы двенадцатого блоков элементов И соедине- 30-32 сравнения, элементы ИЛИ 42 — 47, элены соответственно с вторыми входами бло- менты И 48-51, счетчик 52 и регистры 53 — 55 . ков элементов ИЛИ с четвертого по шестой, образуют единый функционально законченвведен блок анализа достоверности дан- ный блок анализа достоверности данных, в ных, содержащий пять элементов ИЛИ, че- 40 котором регистры 53-55, схемы сравнения. тыре элемента И, счетчик и узел памяти 30 — 32, распределитель 26 импульсов и элеадресов ошибок, контрольные выходы бло- мент ИЛИ 46 объединены в узел памяти ков памяти с четвертого по шестой соедине- адресов ошибок. ны соответственно с первыми входами Формирователь 13 управляющих сигнаэлементов ИЛИ с первого по третий, вторые. 45 лов (фиг.2) содержит элементы 66 — 71 задер- входы которых соединены соответственно с жки, элемент ИЛИ 72, элемент НЕ 73, элемент контрольными выходами шестого, четверто- И 74. Вход элемента 66 задержки является

ro и пятого блоков памяти, четвертый выход вторым управляющим входом формироватеформирователя управляющих сигналов сое- ля и соединен с входом 61 устройс-.ва, а вход динен с первыми входами первого, второго 50 элемента НЕ 73 — первым управляющим вхои третьего элементов И, вторые входы кото- дом формирователя и соединен с входом 60 рых соединены с первым управляющим вхо- устройства. Буквенное и порядковое обознадом формирователя управляющих чение выходов формирователя 13 и временсигналов, пятый и шестой выходы которого ная диаграмма приведены на фиг,2. соединены с,первым и вторым входами чет- 55 Информационные входы блоков 1 — 3 павертого элемента И, третий вход которого мяти являются информационными входами соединен с выходом узла памяти адресов 56-58 устройства, а их адресные входы— ошибок, вход записи которого соединен с адреснымвходом59устройства. Первыйупвыходом четвертого элемента ИЛИ, входы равляющий вход формирователя 13 являеткоторого соединены с выходами элементов ся первым управляющим входом 60

1751819 устройства, а второй управляющий вход— вторым управляющим входом 61 устройства. Первый выход формирователя 13 соединен с входами выборки блоков 1-3 памяти и управляющими входами сумматоров 7 — 9, выходы которых соединены соответственно с информационными входами блоков 4 — 6 памяти, входы выборки которых объединены и подключены к второму выходу формирователя 13 управляющих сигналов, третий выход которого соединен с управляющими входами сумматоров 10-12. Первые входы сумматоров 10-12 подключены соответственно к выходам блоков 4 — 6 памяти, а их

10 вторые входы — к выходам блоков 36-38

15 элементов ИЛИ, первый и второй входы которых соединены попарно с выходами блоков 14-19 элементов И соответственно.

Информационный выход первого блока 1 памяти соединен с первыми входами блоков

14, 18 и 20 элементов.И, информационный

20 выход второго блока 2 памяти — с первыми входами блоков 15, 16 и 22 элементов И, информационный выход третьего блока 3

25 памяти — с первыми входами блоков 17, 19 и 24 элементов И, Выход четвертого сумматора 10 соединен с первыми входами первого и второго блоков 27 и 28 сравнения, первым входом блока 21 элементов И, вто30 рой вход которого соединен с выходом первого блока 27 сравнения, Выход пятого сумматора 11 соединен с первым входом третьего 29 и вторым входом второго 28 блоков сравнения, первым входом десятого блока 23 элементов И, второй вход которого соединен с выходом второго блока 28 сравнения, Выход шестого сумматора 12 подключен к вторым входам первого и третьего

35 блоков 27 и 29 сравнения и первому входу двенадцатого блока 25 элементов И, второй вход которого соединен с выходом третьего блока 29 сравнения, Третьи входы блоков

21, 22 и 25 элементов И соединены соответи 19 элементов И, контрольным выходом второго блока 2 памяти и вторыми входами блоков 14 и 17 элементов И, контрольным выходом третьего блока 3 памяти и вторыми входами блоков 16 и 18 элементов И. Конт- 50 рольные выходы блоков 1-3 памяти соединены соответственно с входамй первого, второго и третьего элементов НЕ 33 — 35, выходы которых подключены соответственно к вторым входам блоков 20, 22 и 24 элементов

И, выходы которых соединены соответственно с первыми входами блоков 39, 40 и 41 элементов ИЛИ, выходы которых являются соответствующими информационными вы55 ходами 63-65 устройства, Выходы блоков ветственно с контрольным выходом первого блока 1 памяти, вторыми входами блоков 15 45

21, 22 и 25 элементов И соединены соответственно с вторыми входами блоков 39, 40 и

41 элементов ИЛИ.

В узле памяти адресов ошибок вход распределителя 26 импульсов является входом записи узла, а выходы соединены с управляющими входами регистров 53 — 55, информационные входы которых подключены к первым входам схем 30-32 сравнения и являются адресными входами узла. Вторые входы схем 30 — 32 сравнения соединены с выходами регистров 53-55 соответственно.

Выходы схем сравнения 30 — 32 соединены с входами элемента ИЛИ 46, выход которого является выходом узла. Контрольные выходы блоков 4-6 памяти соединены соответственно с первыми входами элементов ИЛИ

42 — 44, вторые входы которых соединены соответственно с контрольными выходами блоков 6, 4 и 5 памяти. Четвертый выход формирователя 13 управляющих сигналов соединен с первыми входами элементов И

48, 49 и 50, вторые входы которых соединены с первым управляющим входом 60 формирователя 13 управляющих сигналов, пятый и шестой выходы которого соединены с первым и вторым входами элементов И 51, третий вход которого соединен с выходом узла памяти адресов ошибок, вход записи которого соединен с выходом элемента

ИЛИ 45, входы которого соединены с выходами элементов И 48, 49 и 50, третьи и четвертые входы которых соединены соответственно с выходами элементов 42, 43 и 44 ИЛИ и контрольными выходами блоков 1, 2, 3 памяти. Выход элемента И 51 соединен с первым входом элемента ИЛИ

47, второй вход которого является третьим управляющим входом 62 устройства. Выход элемента ИЛ И 47 подключен к счетному входу счетчика 52, выходы которого соединены с адресны ми входами узла памяти адресов ошибок и являются адресными входами 59 узла устройства. Блоки 1 — 6 памяти содержат регистр слова, в который в режиме ЗАПИСЬ данные записываются с информационного входа, а в режиме ЧТЕНИЕ поступают с накопителя, Схема контроля нечетности, подключенная к выходу этого. регистра, осуществляет свертку по модулю два записанного в регистре кода как в режиме ЧТЕНИЕ, так и в режиме

ЗАПИСЬ. Сигнал ошибки ОШ, формируемый на выходе схемы контроля, йредставляет собой дизъюнкцию выходных сигналов, сформированных в обоих режимах. .Сумматоры 7-9 и 10-12 по модулю два представляют собой суматоры на два слагаемых, стробируемые сигналами с выходов формирователя 13. Блоки 27-32 сравнения предназначены для сравнения кодов, посту1751819

10 пающих на их информационные входы. При совпадении кодов на выходах блоков сравнения уровень "1", при несовпадении — уровень "0".

Для удобства описания работы устройства введем порядковое обозначение выходных тактовых импульсов формирователя

13 в соответствии с временной диаграммой его работы:

1-й тактовый импульс (ТИ) — выходной импульс элемента 66 задержки:

2-й ТИ вЂ” выходной импульс элемента 67 задержки;

3-й ТИ вЂ” выходной импульс элемента 68 задержки; .

4-й ТИ вЂ” выходной импульс элемента 69 задержки;

5-й ТИ вЂ” выходной импульс элемента 70 задержки;

6-й ТИ вЂ” выходной импульс элемента 71 задержки.

Устройство работает следующим образом.

Запись данных с информационных входов 56-58 устройства производится одновременно в три основных блока 1 — 3 памяти по адресу на входе 59, чтение данных из блоков 1 — 3 памяти также осуществляется одновременно, Возможно поступление с входов 56 — 58 и нулевой информации, которая представляет собой "0" во всех информационных разрядах, кроме контрольного, в котором записана "1".

Предполагается, чго при записи и чтении ошибка может возникать одновременно не более, чем в одном из блоков 1-3 и 4-6 памяти.

Режим "ЗАПИСЬ", На вход 60 устройства поступает сигнал

"1" который поступает также на входы

ЗАП(ЧТ) блоков 1-6 памяти.

На информационные входы 56, 57 и 58 синхронно поступает входная информация, на вход 59 — адрес ячейки блоков 1, 2 и 3, в которую должна быть записана информация.

1-й и 2-й ТИ поступают с выхода а формирователя 13 на вход элемента И 51, который закрыт нулевым уровнем с выхода е формирователя 13, поэтому импульс на выходе элемента И 51 отсутствует. 3-й ТИ поступает с выхода д формирователя t3 на входы выборки блоков 1 — 3 и сумматоров

7 — 9, в результате происходит записьданных с входов 56 — 58 в соответствующие блоки

1 — 3 памяти по заданному адресу. Одновременно в сумматоре 7 происходит суммирование данных Д1 и Д2 с входов 56 и 57; в сумматоре 8 — данных Д2 и ДЗ с входов 57 и

58, в сумматоре 9 — данных Д1 и ДЗ с входов

56 и 58 устройства, С выходов сумматоров 7, 8 . 9 данные поступают на информационные входы блоков 4, 5 и 6 памяти соответст5 венно, на адресные входы которых поступает код адреса с адресного входа 59 устройства, 4-м ТИ с выхода формирователя 13 управляющих сигналов осуществляется за10 пись данных с выходов сумматоров 7 — 9 в соответствующие им блоки 4-6 памяти, В результате в блоке 4 памяти записана сумма (Д1+Д2), в блоке 5 — сумма (Д2+ДЗ), в блоке

6 — сумма (Д1+ДЗ). Затем на информацион15 ных входах.56-58 появляется новая информация, а на входе 59 — новый адрес, по которому она должна быть записана в блоки

1 — 3 памяти. В дальнейшем устройство рабо тает аналогично вышеописанному: в сумма20 торах 7 — 9 осуществляется попарное суммирование данных с входов 56 — 58 устройства, а полученные суммы записываются в блоки 4 — 6 памяти.

Процесс записи продолжается до тех

25 пор, пока не будут записаны данные в последнюю ячейку блоков 1 — 3 памяти, адрес которой задан на входе 59 устройства.

Блок анализа достоверности данных в режиме ЗАПИСЬ работает следующим об30 разом.

В случае возникновения ошибок при записи данных на выходах блоков 1-,3 и 4-6 памяти появляются сигналы ошибок ОШ (единичного уровня), которые поступают со35 ответственно на входы элементов ИЛИ 4850 и 42 — 44, Элементы ИЛИ 42, 43 и 44 реализуют логические функции:

Х42 = ОШ4+ ОШ6 (1) .

Х4з = ОШ4+ ОШ5 (2)

Х44 = ОШ5+ ОШ6. (3)

С выходов этих элементов сигналы поступают на первые входы элементов И 48—

50 соответственно, на другие входы которых

45 поступают сигналы с контрольных выходов блоков 1 — 3 памяти, выхода г формирователя 13 и первого управляющего входа 60 устройства, В результате на выходах элементов И

50 48 — 50 формируются сигналы, реализующие следующие логические функции:

Х48 = ОШ1 (ОШ4+ОИ6); (4)

X4g = ОШ2. (ОШ4+ОШ5); (5)

Хно = ОШЗ (ОШ5+ ОШ6). (6)

55 которые стробируются 5-м тактовым импульсом с выхода г формирователя 13 управляющих сигналов.

Сформированные таким образом импульсы поступают с выходов элементов И

i 751819

48 — 50 через элемент ИЛИ 45 на вход распределителя 26 импульсов, с выхода которо-го разнесенные во времени импульсы поступают на входы управления записью регистров 53 — 55, На информационные входы этих регистров поступает текущий адрес ячейки, по которому происходила запись, с выхода счетчика 52.

Таким образом, в регистрах 53 — 55 будут записаны адреса ячеек блоков 1-3 памяти, запись данных в которые сопровождалась условиями (4), (5) и (6).

Режим "ЧТЕНИЕ".

На вход 60 устройства подается сигнал нулевого уровня ("0"), который поступает также на входы ЗАП (ЧТ) блоков 1 — 6 памяти.

На вход 59 устройства поступает адрес с выхода счетчика 52, на вход 61 подается сигнал ЗАПУСК, С выхода д формирователя

13 на управляющие входы блоков 1 — 3 и сумматоров 7 — 9 поступает сигнал обращения к указанным блокам, В блоках 30-32 происходит сравнение адресов, хранящихся в регистрах 53 — 55, с текущим адресом, записанным в счетчике

52.

Предполагается, что возникновение ошибок, описываемых логическими услови-. ями (4), (5) и (6), не может йроизойти более, чем по двум адресам подряд. Кроме того, предполагается, что возникновение ошибки при чтении данных может произойти одновременно не более, чем в одном основном блоке 1 — 3 оперативной памяти, t.е. необходимо рассмотреть следущие четыре случая: а) ОШ1, ОШ2, ОШЗ; б) ОШ1, ОШ2, ОШЗ; в) ОШ1, ОЫГ2, ОШЗ; г) ОШ1, ОШ2, ОШЗ; где OiUl — наличие сигнала ошибки на контрольном выходе l-го (l=1,2,3) блока ОП;

ОШ1 — отсутствие ошибки

1 случай; ОШ1; ОШ2; ОШЗ.

В этом случае на контрольных выходах блоков 1-3 памяти сигналы нулевого уровня, вследствие чего блоки 21, 23 и 25 элемен гое И закрыты, а блоки 20, 22 и 24 элементов

И открыты единичными уровнями сигналов соответственно с выходов элементов НЕ 33, 34 и 35.

Рассматриваемый случай не относится ни к одному из вариантов, описанных выражениями (4), (5) или (6), поэтому сравнения адресов не происходит, т.е. на выходах блоков 30-32 сравнения сигналы нулевого уровня. Вследствие этого. элемент И 51 закрыт и импульсы с выхода а формирователя

13 через блоки И 51 и ИЛИ 47 на счетный вход счетчика 52 не поступают, т,е. чтение осуществляется по первоначальному адресу, поступившему на адресный вход 59 с выхода счетчика 52;

Данные Д1, Д2 и ДЗ с информационных

5 выходов блоков 1-3 после поступления 3-го

ТИ через открытые блоки 20, 22 и 24 элементов И и блоки 39, 40 и 41 поступают на информационные выходы 63, 64 и 65 устройства, 11 случай ОШ1, ОШ2; ОШЗ.

В этом случае на контрольных выходах блоков 1 и 3 памяти - сигналы нулевого уровня, на контрольном выходе блока 2 па10 мяти — сигнал "1", вследствие чего закрыты

15 блохи 21, 22 и 25 элементов И, а блоки 20 и

24 элементов И находятся в открытом состоянии. Блок 23 элементов И подготовлен к открытию единичным уровнем сигнала с выхода к блока 2 памяти. В блоках 30-32 сравнения происходит сравнение адресов, хранящихся в регистрах 53 — 55, с текущим адресом. В случае равенства адресов единичный уровень сигнала с выхода одной из схем 30-32 сравнения через элемент ИЛИ

46 поступает на управляющий вход элемента И 51, открывая его, Поэтому импульс с

Единичный уровень сигнала с контроль-. ного выхода блока 2 памяти открывает бло-. ки 14 и 17 элементов l4, на информационные входы которых поступают данные Д1 и ДЗ с выходов блоков 1 и 3 памяти. С выходов блоков 14 и 17 элементов И данные через блоки 36 и 37 элементов ИЛИ поступают на первые информационные входы сумматоров.10 и 11, на вторые информационные входы которых поступают данные с выходов блоков 4 и 5 памяти, считанные с последних

4-м ТИ формирователя 13, В сумматоре 10 по сигналу формирователя 13 происходит суммирование слагае50

55 выхода а формирователя 13 проходит через элементы И 51 и ИЛИ 47 на счетный вход счетчика 52, увеличивая адрес, записанный

30 в счетчике 52, на "1", Если в результате нового сравнения адресов сравнения не происходит,то второй импульс с выхода а формирователя 13 через элементы И 51 и ИЛИ 47 на счетный вход

35 счетчика 52 не поступает, т.е; изменения адреса.не происходит. Данные Д1 и ДЗ с информационных выходов блоков 1 и 3 памяти после поступления 3-го ТИ через открытые блоки 20 и 24 элементов И и блоки

40 39 и 41 элементов ИЛИ поступают на информационные выходы 63 и 65 устройства, В дальнейшем устройство работает в режиме восстановления данных Д2 c выхода блока 2 памяти, который осуществляется

45 следующим образом.

1751819 мых Д1 и (Д1+Д2), в результате Hà его выхо- ства. В дальнейшем происходит восстанояде в 6-м такте формируется сумма Д2.. ление данных ДЗ с помощью данных, храняВ сумматоре 11 по сигналу с формиро- щихся в блоках 5 и 6 памяти следующим вателя 13 происходит суммирование слага- . образом. емых ДЗ и (Д2+ДЗ), в результате на его 5 Единичный уровень сигнала с контрольвыходе в 6-м такте формируется сумма Д2. ного выхода блока 3 йамяти открывает блоНа выходе блока 28 сравнения форми- ки16и18элементовИ,наинформационные руется единичный уровень сигнала, который входы которых поступают данные Д2 и Д1 с поступаетнавторойуправляющийвходбло- выходов блоков 2 и 1 памяти. С выходов ка 23 элементов И, открывая его. В резуль- 10 блоков 16 и 18 элементов И данные Д2 и Д1 тате данные Д2 с выхода сумматора 11 через блоки 37 и 38 элементов ИЛИ посту- через блоки 23 элементов И и 40 элементов пают на первые информационные входы

ИЛИ поступают в 6-м такте на выход 64 сумматоров 11 и 12, на вторые информациустройства. онные входы которых поступают данные

Таким образом, в случае ОЪ1, ОШ2, 15 (Д2+ДЗ) и (Д1+ДЗ) с выходов блоков 5 и 6

ОШЗ восстановление достоверных данных памяти, считанные с последних 4-м ТИ форД2 возможно лишь.при правильной записи мирователя 13. В сумматоре 11 по сигналу данных в блоки 4 и 5, т.е. при соблюдении д формирователя-13 происходит суммироусловия вание слагаемых Д2+(Д2+ДЗ), в результате

ОШ4 ОШ5... (7) 20 на его выходе в 6-м такте формируется сумВ противном случае при чтении данных ну- ма ДЗ. В сумматоре 12 происходит суммиролевой уровень сигнала с выхода блока 28 ваниеслагаемыхД1и(Д1+ДЗ), в результате сравнения (данные в сумматорах 10 и 11 не на его выходе в 6-м такте формируется сумравны) закроет блок 23 элементов И, вслед- ма ДЗ. На выходе блока 29 сравнения форствие чего данные Д2 на выходе 4устройст- 25 мируется, единичный уровень сигнала, . ва будут отсутствовать, Следовательно, в который поступает на второй управляющий данном случае должны быть запрещены для вход блока 25 элементов И, открывая его. В чтения ячейки блоков 4 и 5, запись данных результате данные ДЗ с выхода сумматора в которые не удовлетворяет условию (7). 12 через блоки 25 элементов И и 41 злеменБлок анализа достоверности данных в ре- 30 тов ИЛИ поступают в 6-м такте на выход 65 жиме ЗАПИСЬ производит выявление адре- устройства. .. сов ячеек блоков 4 и 5 памяти, не Таким образом, в случае ОШ1, бШ2,. удовлетворяющих условию (7). На основа- ОШЗ восстановление достоверных данных нйи закона инверсии алгебры логики пол- ДЗ возможно лишь при правильной записи учаем, что запрещенными адресами для 35 данных в блоки 5 и 6 памяти, т.е. при соблючтенияявляются адреса, соответствующие дении условия

ОШ4 ОШ5 = ОШ4+ ОШ5, т.е, соответствую- ОШ5 ОШ6... (8), щие логической функции (2). В противном случае при чтении данных

И! случай: ОШ1; ОШ2, ОШЗ. нулевой уровень сигнала с выхода блока 29

В этом случае на контрольных выходах 40 сравнения (данные в сумматорах 11 и 12 не блоков 1 и 2 сигналы нулевого уровня, на равны) закроет блок 25 элементов И, вследконтрольном выходе блока 3 — сигнал ствие чего данные ДЗ на выходе 65 устрой"1",вследствие чего закрыты блоки 21, 23 и ства будут отсутствовать.

24 элементов И, а блоки 20 и 22 элементов Следовательно, в данном случае должИ находятся в открытом состоянии, Блок 25 45 ны быть запрещены для чтения ячейки блоэлементов И подготовлен к открытию еди- ков 5 и 6 памяти, запись данных в которые ничным уровнем сигнала с выхода к.блока не удовлетворяют условию (8). Блок анализа

3.. достоверности данных в режиме ЗАПИСЬ

Как и в предыдущем случае, в блоках производит выявление адресов ячеек бло30-32 сравнения осуществляется сравне- 50 ков5и 6памяти, неудовлетворяющихуслоние адресов, хранящихся в регистрах 53-55, вию (8), с текущим адресом. На основании закона инверсии алгебры

В случае. равенства адресов происходит логики получаем, что запрещенными адресами корректировка на ".т1и адреса. записанного дряитдния являются адреса,соответствующие в счетчике 52, а в случае неравенства адре- 55 ОШ5 ОШ6 = ОШ5+ ОШ6, т,е. соответствуюсов данные Д1 и Д2 с информационных вы- щие логической функции (3). ходов блоков 1 и 2 после поступления 3-го IV случай: СШ1, ОШ2, ОШЗ.

ТИ через открытые блоки 20 и 22 элементов 8 этом случае на контрольных выходах

И и блоки 39 и 40 элементов ИЛИ поступают блоков 2 и 3 сигналы нулевого уровня. на на информационные выходы 63 и 64 устрой- контрольном выходе блока 1 — сигнал .н1", 15

1751819

16 вследствие чего закрыты блоки 20, 23 и 25 элементов И, а блоки 22 и 24 элементов И находятся в открытом состоянии, Блок 21 элементов И подготовлен к открытию единичным уровнем сигнала с выхода к блока 1 памяти, Кэк и в предыдущем случае, в блоках 30-32 сравнения осуществляется сравнение адресов, хранящихся в регистрах н+1" адреса, записанного в счетчике 52, а в случае неравенства адресов данные Д2 и ДЗ с информационных выходов блоков 2 и 3 после поступления 3-ro ТИ через открытые блоки 22 и 24 элементов И и блоки 40 и 41

15 элементов ИЛИ поступают на информационные выходы 64 и 65 устройства,.

В дальнейшем происходит восстановление данных Д1 с помощью данных, хрэня20 щихся в блоках 4 и 6 памяти, следующим образом.

Единичный уровень сигнала с контрольного выхода блока 1 памяти открывает блоки 15 и 19 элементов И, на информационные входы которых поступают данные Д2 и ДЗ с 25 выходов блоков 2 и 3 памяти. С выходов блоков 15 и 19 элементов И данные Д2 и ДЗ через блоки 36 и 38 элементов ИЛИ поступают на вторые информационные входы сумматоров 10 и12, на вторые информационные входы 30 которых поступают данные (Д1+Д2) и (Д1+ДЗ) с выходов блоков 4 и 6 памяти, считанные с последних 4-м ТИ формирователя 13. В сумматорах 10 и 12 rio сигналу формирователя 13 происходит суммирование данных

Д2+(Д1+Д2) и Д1+(Д1+ДЗ) соответственно, в результате на выходах этих сумматоров фор35 мируются суммы Д1 и Д1. На выходе блока 27 сравнения формируется единичный уровень сигнала, который поступает на второй управляющий вход блока 21 элементов И, открывая его. В результате данные Д1 с выхода сумма40 тора 10 через блоки 21 элементов И и 39 элементов ИЛИ поступает в 6-м такте на выход 63 устройства.

Таким образом, в случае ОШ1, бШ2, ОШЗ восстановление достоверных данных

Д1 возможно лишь при правильной записи данных в блоки 4 и 6 памяти, т.е. при соблюдении уссловия

ОШ4 бШ6.;. (9)

В противном случае при чтении данных нулевой уровень сигнала с выхода блока 27 сравнения (данные в сумматорах 10 и 12 не равны) закроет блок 21 элементов И, вследствие чего данные Д1 на выходе 63 устройства будут отсутствовать, Следовательно, в данном случае должны быть запрещены для чтения ячейки блоков 4 и 6 памяти, запись данных в которые

53 — 55, с текущим адресом, В случае равенства адресов происходит корректировка на 10 не удовлетворяет условию (9). Блок анализа достоверности данных в режиме ЗАПИСЬ производит выявление адресов ячеек блоков 4 и 6 памяти, не удовлетворяющих условию (9).

На основании закона инверсии алгебры логики получаем, что запрещенными адресами для чтения яеляются,арраса, соотаетствующие условию ОШ4 бШ6 = ОШ4+ ОШ6, т,е. соответствующие логической функции (1).

Таким образом, благодаря введению в устройство блока анализа достоверности данных, в режиме ЗАПИСЬ происходит выявление адресов ячеек блоков 1 — 3 памяти, при чтении из которых восстановление достоверных данных не может быть осуществлено, В результате на каждом."необращении" по запрещенному адресу экономится время с 3-го по 6-й ТИ формирователя 13 управляющих сигналов, что приводит к сокращению временных затрат при чтении данных.

Формула изобретения

Резервированное запоминающее устройство, содержащее шесть блоков памяти, адресные входы которых объединены и являются адресными входами устройства, входы записи-чтения с первого по шестой блоков памяти объединены, соединены с первым управляющим входом формирователя управляющих сигналов и являются первым управляющим входом устройства, второй управляющий вход формирователя управляющих сигналов — вторым управляющим входом устройства, информационный вход первого блока памяти соединен с первыми входами первого и третьего сумматоров и является первым информационным входом устройства, информационный вход второго блока памяти соединен с первым входом второго и вторым входом первого сумматоров и является вторым информационным входом устройства, информационный вход третьего блока памяти соединен с вторыми входами второго и третьего сумматоров и является третьим информационным входом устройства, первый выход формирователя управляющих сигналов соединен с входами выборки блоков памяти с первого по третий и с.управляющими входами сумматоров с первого по третий, выходы которых соединены соответственно с информационными входами блоков памяти с четвертого по шестой, входы выборки которых объединены и подключены к второму выходу формирователя управляющих сигналов, третий выход которого соединен с управляющими входами сумматоров с четвертого по шестой, первые входы которых соединены соответственно с выходами блоков памяти с четвертого по шестой, а вторые входы — соответственно с

1751819

18 выходами блоков элементов ИЛИ с первого тов ИЛИ с четвертого по шестой, выходы по третий, первый и второй входы которых которых являются соответствующими инсоединены попарно с выходами блоков эле- формационными выходами устройства, выментовИспервогопошестойсоответствен- ходы восьмого. десятого и двенадцатого но, информационный выход первого блока 5 блоков элементов И соединены соответстпамяти соединен с первыми входами перво- венно с вторыми входами блоков элементов го, пятого и седьмого блоков элементов И, ИЛИ с четвертого по шестой, о т л и ч а ю щинформационный выход второго блока йа- е е с я тем, что, с целью повышения быстромяти - с первыми входами второго, третьего действия и ри чтении, в устройство