Устройство для контроля блоков оперативной памяти

Устройство для контроля блоков оперативной памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительнрй технике и предназначено для контроля полупроводниковых оперативных запоминающих устройств. Изобретение позволяет повысить достоверность и производительность контроля. Устройство позволяет помимо возможности выявлять константные неисправности, как в прототипе, выявлять неисправности взаимовлияния запоминающих элементов различными адресами и неисправности из-за отказов в дешифраторе адреса. Преимущества устройства обеспечиваются введенными новым блоком и связями . Устройство можно использовать в составе системы для контроля памяти , 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4851066/24

{22) 10.07.90 (46) 30.07.92. Бюл. N. 28 (71) Московский институт электронной техники (72) C.À.Êóðàíoâ и В.П.Павлов (56) Авторское свидетельство СССР

М 1441457, кл. G 11 С 29/00, 1986.

Авторское свидетельство. СССР

М 1336123, кл, G 11 С 29/00, 1986. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ОПЕРАТИВНОЙ ПАМЯТИ (57) Изобретение относится к вычислительнрй технике и предназначено для контроля

Изобретение относится к вычислительной технике и, в частности, предназначено для контроля полупроводниковых оперативных запоминающих устройств (ОЗУ), Известно устройство для контроля оперативных запоминающих устройств, содержащее счетчик адреса, счетчик подциклов, счетчик циклов, блоков сравнения и формирователи управляющих сигналов.

Недостаток устройства — невысокая достоверность контроля из-за возможйости реализовать только один тест, который выявляет отказы в дешифраторе адреса с невысокой точностью.

Наиболее близким к изобретению по технической сущности является устройство для контроля блоков оперативной памяти, которое позволяет реализовать один детерминированный алгоритмический тест. Этот тест обеспечивает контроль блока памяти в режимах "Чтение единиц (нЗапись нулей" и

"Чтение нулей" ) и "Запись единиц" в прямом направлении перебора адресов.,,!Ж,, 1751821 А1

<в>е G 11 С 29 /00 . В 1033 полупроводниковых оперативных запоминающих устройств. Изобретение позволяет повысить достоверность и производительность контроля, Устройство позволяет помимо возможности выявлять константные неисправности, как в прототипе, выявлять неисправности взаимовлияния запоминающих элементов различными адресами и неисправности иэ-за отказов в дешифраторе адреса, Преимущества устройства обеспечиваются введенными новым блоком и связями. Устройство можно использовать в составе системы для контроля памяти,2 ил, Данный тест позволяет выявлять только константные неисправнотстй в матрице запотмййающих элемейтов, йе учитывая последовательность обращения к запоминающим элементам. Кроме того, тест обладает малой: а достоверностью при выявлении таких отказов в дешифраторе адреса ОЗУ, как отсутствие выборки и неоднозначность выборки, характерных для современных ОЗУ. Невысокая достоверность контроля объясняется использованием в качествте айалиэатора кодов сигнатурного анализатора, который производит свертку контролируемых сигналов.

Это не поееопяет проверить состояние контролируемого сигнала в каждом такте. Кроме того, одной сигнатуре может соответствовать несколько последователЬностей, что может привести к пропуску неисправностей.

Использование сигнатурного анализатора снижает производительность контроля, так как вывод о годнос.ги ОЗУ производится только по окончании теста, а неисправность может проявиться в самом начале теста.

1751821

Цель изобретения — повышение достоверности контроля за счет воэможности выявлять неисправности взаимовлияния запоминающих элементов с различными адресами, а также неисправности, связанные с отказами "в дешифраторе адреса, и повы1 ф шение производительности контроля за счет побитного сравнения считываемой информации из 03У с ожидаемой.

Поставленная цель достигается тем, что в устройство для контроля блоков оперативной памяти, содержащее генератор, счетчик, дешифратор, мультиплексор, элемент задержки, триггер, первый и второй элементы И, группу элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ и анализатор кодов, причем выход генератора соединен с первым счетным входом счетчика, первые два разряда которого соединены с входами дешифратора, первый выход которого является входом линии задержки и первым входом riepeoro элемента

И, выход которого является первым управляющим выходом устройства, а второй выход дешифратора является вторым . управляющим выходом устройства и соединен с вторым входом первого элемента И, третий разряд счетчика является выходом задания режимов устройства, первая и вторая группа выходов счетчика является соответственно первой и второй группой входов мультиплексора, управляющий вход которого соединен с выходом триггера, третья группа выходов счетчика соединена с входами первой группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых являются информационными выходами устройства, а информационные входы устройства соеди- ненй с первой группой информационных входов-анализатора, дополнительно введены второй и третий мультиплексоры, счетчик циклов; дешифратор циклов, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ, второй триггер, причем третий и четвертый разряды счетчика соединены с первым и вторым входом второго мультиплексора, выход которого соединен с вторым счетным входом счетчика, а управляющий вход второго Мультиплексора соединен со старшим разрядом счетчика, с первым входом второго элемента И и управляющим входом третьего мультиплексора, первый и вторбй вход которого соединен соответственно с последним и предпоследним разрядами второй группы выходов счетчика, а выход третьего мультиплексора соединен со счетным входом счетчика циклов, вйход переполнения которого является третьим счетным входом счетчика, а выходы счетчика циклов являются входами дешифратора циклов, первый выход которого соединен с первйм входом элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом второго элемента

И, второй вход которого соединен с четвертым разрядом счетчика, а выход элемента

5 ИСКЛЮЧАЮЩЕЕ ИЛИ является управляющим входом второй группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а второй и третий выход дешифратора циклов соединены соответственно с первым управляющим входом первой группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, инверсные выходы которых соединены с второй группой информационных входов анализатора кодов, второй управляющий вход анализатора кодов соединен с третьим выходом счетчика, вторая группа выходов которо10

ro является соответственно второй группой входов группы элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ, первая группа входов которой является выходами первого мультиплексора, а выходы второй группы элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ являются адресными выходами уст20 ройства, вход начальной установки устройства соединен с входом сброса счетчика и с входом сброса счетчика циклов, вход разрешения счета счетчика соединен с выходом второго триггера, счетный вход которого со-.

25 единен со старшим выходом счетчика, а вход сброса второго триггера является выходом анализатора кодов, причем вход уста30 новки второго триггера является входом запуска устройства, а информационный вход соединен с входом логического нуля устройства, Третий выход дешифратора соединен с входом сброса первого триггера, счетный вход которого соединен с инверсным выходом элемента задержки, а информационный вход первого триггера является входом задания режима устройства.

Описанные дополнительно введенные s прототип блоки и связи позволяют увеличить достоверность и производительность

40 контроля, Устройство позволяет выявлять константные неисправности как и в прототипе, кроме того, позволяет выявлять неисправ45 ности взаимовлияния запоминающих элементов с различными адресами и неисправности из-за отказов в дешифраторе адреса. Это достигается сочетанием различного порядка обращения,к запоминающим эле50 ментам и изменением состояния в запоминающих элементах с различными адресами.

Изменение порядка обращения к запоминающим ячейкам позволяет выявить неисправности, связанные с влиянием

55 обращения к запоминающим элементам и изменением состояния в запоминающих элементах с различными адресами. Изменение порядка обращения к запоминающим ячейкам позволяет выявлять неисправности, связанные с влиянием обращения к за1751821

5 6 поминающим элементам со старшими адре- устройства, а выход триггера 5 является уп сами на состояние запоминающих элементах равляющим входом первого мультиплвксос младшими адресами. Влияние невыбран- ра 9, первый синхровход 26 счетчика 2 ных запоминающих элементов на считывае- является выходом генератора 1, а второй 27 мую информацию обнаруживается путем 5 и третий 28 синхровходы счетчика 2 соответизменения фоновой информации в контроли- ственно соединены выходом второго мульруемой ОЗУ. типлексора 13 и выходом переполнения

Обращение по прямому, а затем по до- счетчика 15 циклов, счетный вход которого полнительному адресу и изменение порядка соединен с выходом третьего мультинлексообращения к запоминающему элементу по- 10 ра 14, а вход сбора счетчика 15 циклов соеэволяет обнаружить неисправности, связан- динен с входом сброса счетчика 2 и является ные с выборкой нескольких запоминающих входом начальной установки устройства, . элементов по одному адресу (неоднознач- выходы счетчика15цикловявляются входаность выборки) и отсутствие выборки по не- ми дешифратора 16 циклов, первая 29 и исправному адресу. 15, вторая 30 группы выходов счетчика 2 являИспользование анализатора кодов, по- ются входами первого- мультиплексора 9, зволяющего сравнивать информацию, по- кроме того, группа выходов 30 является втоступающую с контролируемого ОЗУ в рой группой входов второй группы элеменкаждом такте, увеличивает достоверность тов ИСКЛЮЧАЮЩЕЕ ИЛИ 11, первая контроля и производительность контроля за 20 группа входов которого соединена с выхосчет возможности обнаруживать ошибку в дами первого мультиплексора 9, а выходы любом месте теста и прекращать дальней- второй группы элементов ИСКЛЮЧАЮЩЕЕ шую проверку ОЗУ. ИЛИ 11 являются адресными выходами уст..-;На фиг.1 представлена структурная схе- ройства, третья группа выходов 31 счетчика ма предлагаемого устройства; на фиг.2 — 25 2 является входами первой группы элеменвременная диаграмма работы устройства. тов ИСКЛЮЧАЮЩЕЕ ИЛИ 12, выходы котоУстройство содержит генератор 1, счет- рых являются информационными выходами чик 2, дешифратор 3, элемент 4 задержки, устройства, а инверсные выходы первой первый 5 и второй 6 триггеры, первый 7 и группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй 8 элементы И, первый мультиплек- 30 12 являются входами анализатора 10 кодов, сор 9, анализатор 10 кодов, первую 11 и вторая группа входов анализатора 10 кодов вторую 12 группы элементов ИСКЛЮЧАЮ- является информационными входами устЩЕЕ ИЛИ, второй 13 и третий 14 мульти- ройства, выходанализатора10кодовсоедиплексоры, счетчик 15 циклов, дешифратор нен с входом сброса второго триггера 6, 16 циклов, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 35 вход установки которого является входом

17,переключатель 18, причем первый 19 и запуска устройства, а информационный второй 20 разряды счетчика 2 соединены с вход соединен с входом логического нуля входами дешифратора 3, третий 21 разряд устройства, причем выход второго триггера счетчика 2 является выходом задания режи-, 6 является входом разрешения счета счетчима устройства и соединен с входом мульти- 40 ка 2, последний 32 и предпоследний 33 разплексора 13 и вторым управляющим входом . ряды второй группы выходов 30 счетчика 2 анализатора 10 кодов, четвертый 22 разряд являются входами третьего мультиплексора счетчика 2 соединен с вторым входом муль- 14, первый 34 выход дешифратора 16 циктиплексора 13 и с первым входом второго лов соединен с первым входом элемента элемента И 8, первый 23.выход дешифрато- 45 ИСКЛЮЧАЮЩЕЕ ИЛЙ 17, второй, вход кора 3 соединен с входом линии 4 задержки и торого соединен с выходом второго элеменпервым входом второго элемента И 7, вто- та И 8, второй 35 и третий 36 выходы рой выход 24 дешифратора 3 соединен с дешифратора16цикловсоединенысоответвторым входом первого элемента И 7 и яв- ственно с первым управляющим входом ляется вторым управляющим выходом уст- 50 анализатора 10 кодов и управляющим вхоройства, а первым управляющим выходом дом первой группы элементов ИСКЛЮЧАЮустройства является выход первого элемен- ЩЕЕ ИЛИ 12, выход 37 элемента та И 7, третий выход 25 дешифратора 3 ИСКЛЮЧАЮЩЕЕ ИЛЙ 17 является управявляется входом сброса первого триггера 5, ляющим входом второй группы элементов счетный вход которого соединен с инверс- 55 ИСКЛЮЧАЮЩЕЕ ИЛИ 11, старший разряд ным выходом линии 4 задержки. Информа- 38 счетчика 2 соединен с вторым входом ционный вход первого триггера 5 соединен второго элемента И 8, со счетным входом с выходом переключателя 18, входы которо- второго триггера 6 и с управляющими вхого соединены соответственно с входами ло- дами второго 13 и третьего 14 мультиплекгической единицы и логического нуля соров.

1751821

Устройство работает следующим образом, Перед началом работы импульс с входа начальной установки устройства обнуляет счетчик 2 и счетчик 15 циклов.

Вход запуска устройства поступает на вход установки триггера 6 и устанавлйвает его выход в единичное состояние, Выход триггера 6 разрешает работу счетчика 2 в счетном режиме, Синхроимпульсы, сформированные на выходе генератора 1, поступают на счетный вход 26 счетчика 2, Разряды

19 и 20 счетчика 2 с помощью дешифратора

3 и элемента И 7 формируют первый и вто10

15 рой управляющие выходы устройства. Переключатель 18 позволяет выбирать тип контролируемой памяти (ОЗУ динамическоro и статического типа). Если переключатель

18 находится в верхнем положении, то выход 23 дешифратора 3, проходя через эле20 мент 4 задержки, устанавливает триггер 5 в единичное состояние, Выход триггера 5 управляет мультиплексором 9, пропуская на входы группы элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ 11 группу выходов 30 счетчика 2, Вы25 ход 25 сбрасывает триггер 5, тем самым разрешая прохождение через мультиплексор 9 группу выходов 29 счетчика 2. Это обеспечивает мультиплексирование адре30 сов для динамической памяти

При контроле динамической памяти группа выходов 30, непосредственно поступающая на входы группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11, не используется.

Если переключатель 18 установлен в ниж- 35 нее положение, то переключение триггера 5 и соответственно мультиплексора 9 не происходит. В этом случае выходы 29 и 30 счетчика 2 одновременно поступают на

40 контролируемую память, что позволяет конне вход 27 счетчика 2 поступает выход 21, Этот выход является вйходом режима устройства (фиг.2а). Таким образом, изменение адресных выходов 29 и 30 происходйт по окончании двух тактов (такт чтения и такт записи), Счетчик 15 циклов и дешифратор 16 тролировать статическую ОЗУ, каждый из двух тестов можно разбить на пять циклов: запись фона во все ячейки от А1 до А"2 информации D; считывание D и запись

0 по адресам от А до А"z; считывание 0 и 45 . запись 0 по адресам от А1до А"2, считывание

0 и запись 0 по адресам от А "г до А; считывание 0 и запись 0 по адресам от А"2 до А1.

Переключение тестов осуществляется автоматически старшим разрядом 38 счет- 50 чике 2. Во время первого теста на старшем разряде 38 счетчика 2 находится логический нуль. Этот выход управляет работой мультиплексоров 13 и 14, Через мультиплексор 13 циклов позволяют изменять направление счета адреса и инвертировать данные, поступающие на контролируемое ОЗУ, Состояние выходов 34, 35 и 36 дешифратора 16 циклов в каждом цикле теста описаны в таблице.

В первом цикле происходит запись фона, а сравнение считываемой информации в такте чтения запрещается состоянием нуля на выходе 35. Во время остальных циклов происходит контроль ранее записанной информации (фиг,2б).

В течение третьего и пятого циклов информация, записываемая в ОЗУ и считываемая из ОЗУ, инвертируется, Это достигается появлением логической единицы на выходе

36 (фиг,2,г) дешифратора 16 циклов, которая поступает на управляющий вход группы . элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12. Затем обеспечивается инвертирование выходов

31 счетчика 2. Состояние старшего выхода

38 счетчика 2 остается неизменным во время первого теста. Этот выход запрещает прохожденйе частоты с выхода 22 через элемент И 8 на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 17, Поэтому состояние выхода 37 совпадает с выходом 34 (фиг,2,д) дешифратора 16 циклов, Выход 37, поступая на управляющий вход группы элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ 11, изменяет направление перебора адресов контролируемого ОЗУ (фиг.2,ж), Изменение состояния счетчика 15 циклов происходит по переключении выхода 32, проходящего через мультиплексор 14.

flo окончании пяти циклов первого теста выход 28 переполнения счетчика 15 циклов увеличивает на единицу состояния выход 31 данных счетчика 2. В анализаторе

10 кодов в такте чтения происходит сравнение со считанной информацией из ОЗУ; Информация, считываемая из ОЗУ, инверсна по отношению к записываемой, поэтому информация на анализатор 10 кодов поступает с инверсных выходов группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12. В случае несовпадения со считанной информации выход анализатора 10 кодов сбрасывает триггер 6, который запрещает работу счетчика 2 в счетном режиме, таким образом тест прекращается по обнаружении ошибки в контролируемом

ОЗУ.

По окончании первого теста состояние старшего выхода 38 счетчика 2 меняется на противоположное (фиг.2,е), Этот выход переключает мультиплексоры 13 и 14. Во время второго теста на вход 27 счетчика 2 с выхода мультиплексора 13 поступает сигнал

22. В этом случае изменение выходов 29 и

30 происходит через четыре такта (чтение и

1751821

10 запись по прямому и дополнительному ад- мационными входами первой и второй ресам), 8ыход 22 (фиг,2, в), проходя через групп первого мультиплексора, управляюэлемент И 8 и элемент ИСКЛЮЧАЮЩЕЕ щи,1 вход которого соединен с выходом перИЛИ 17, поступает на управляющий выход ваго триггера, выходы третьей группы

37 группы элементов ИСКЛЮЧАЮЩЕЕ 5 счетчика соединены с входами группы элеИЛИ 11 (фиг.2,ж), Этот сигнал инвертирует ментов ИСКЛЮЧАЮЩЕЕ ИЛИ первой груп- . адресные выходы устройства, т.е, происхо- пы, прямые выходы которых являются дит обращение по дополнительному адресу информационными выходами устройства, в последние два такта. информационные входы первой группы анаСчетчик 15 циклов и дешифратор 16 цик- 10 лизатора кодов являются информационнылов работают аналогично первому тесту, но ми входами устройства, о т л и ч а ю щ е е с-. на счетный вход счетчика 15 циклов через я тем, что, с целью повышения достоверномультиплексор 14 поступает сигнал 33 счет- сти и производительности контроля, в устчика2. Это,обеспечиваетобращение втече- ройство введены второй и третий ние одного. цикла ко всем запоминающим 15 мультиплексоры, счетчик циклов, дешифратор ячейкам 03У. циклов, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, вто- "

По завершении второго теста выход 38 рая группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ счетчика 2, поступая на счетный вход триг- и второй триггер, причем третий и четвертый гера 6, перебрасывает его в нулевое состо- выходы счетчика соединены соответственно яние, запрещая тем самым работу счетчика 20 с первым и вторым информационными входа2 в счетном режиме. ми второго мультиплексора, выход которого

Предложенное устройство имеет более соединен с вторым счетным входом счетчика, высокие технико-экономические показате- управляющий вход — с выходом старшего разли при контроле ОЗУ, Преимущества уст- ряда счетчика, с первым входом второго элеройства обеспечиваются введением новых 25 мента И и управляющим входом третьего балок и. связей. мультиплексора, первый и второй информа8 отличие от прототипа устройство по- ционные входы которого соединены с выхоэволяет выявлять более сложные неисправ- дами предпоследнего и последнего разрядов ности путем различной комбинации . второй группы выходов счетчика, выход направления перебора адресов контроли- 30 третьего мультиплексора соединен со счетруемого ОЗУ и данных, записанных в ОЗУ. ным входом счетчика циклов, выход переполЭто позволяет выявлять неисправности, нения которого соединен с третьим счетным связанные с взаимовлиянием запоминаю- входом счетчика, выходы счетчика циклов щих элементов друг на друга и с отказами в соединены с соответствующими входами дешифраторе адреса контролируемого 03У. 35 дешифратора циклов, первый выход котороИспользование анализатора кодов, по- ro соединен с первым входом элемента ИСэволяющего проводить сравнение в каждом КЛЮЧАЮЩЕЕ ИЛИ, второй вход которого такте, увеличивает достоверности и произ- соединен с выходом второго элемента И, водительность контроля, второй вход которого соединен с четвертым

Ф о р мул а и з о б р ете н и я- 40 выходомсчетчика, выходэлемента ИСКЛЮУстройство для контроля блоков опера- ЧАЮЩЕЕ ИЛИ соединен с входом элементинной памяти, содержащее генератор, тов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, счетчик, дешифратор, первый мультиплек- второй и третий выходы дешифратора циксор, элемент задержки, первый триггер, пер- лов соединены соответственно с первым упвый и второй элементы И, группу элементов 45 равляющим входом анализатора кодов и

ИСКЛЮЧАЮЩЕЕ ИЛИ и анализатор кодов, входом элементов ИСКЛЮЧАЮЩЕЕ ИЛИ причемвыход генераторасоединен с первым первой группы, инверсные выходы которых счетным входом счетчика, первый и второй соединены с информационными входами выходы которого соединены с соответствую- второй группы анализатора кодов, второй щими входами дешифратора, первый выход 50 управляющий вход которого подключен к которого соединен с входом элемента задер- третьему выходу счетчика, выходы первого жки и с первым входом первого элемента И, мультиплексора соединены с входами первыход которого является первым управляю- вой группы элементов ИСКЛЮЧАЮЩЕЕ щим выходом устройства, второй выход де- ИЛИ второй группы, входы второй группы шифратора .соединен с вторым входом 55 которых подключены к выходам второй первогоэлементаИи.является вторымуправ- группы счетчика, выходы элементов ИСКляющим выходом устройства, третий выход ЛЮЧАЮЩЕЕ ИЛИ второй группы являются счетчика является выходом задания режима адресными выходами устройства, входы устройства, выходы первой и второй групп сброса счетчика и счетчика циклов обьедисчетчика соединены соответственно с инфор- нены и являются входом начальной установ1751821

10

Фиг. f ки устройства, вход разрешения счета счетчика соединен с выходом второго триггера, счетный вход которого соединен с выходом старшего разряда счетчика, выход анализатора кодов соединен с входом сброса второго триггера, вход установки которого является входом запуска устройства, информационный вход второго триггера является входом логического нуля устройства, третий выход дешифратора соединен с входом сброса первого триггера, счетный вход которого соединен с выходом элемента эа5 держки, информационный вход первого триггера является входом задания режима устройства.

1751821 чтение запись за ет считывания

Фиг.2

Составитель С.Куранов

Техред М.Моргентал Корректор Н.Ревская

Редактор М.Бандура

Производственно-издательский комбинат "Патент", г, Ужгород, ул, Гагарина, 101

Заказ 2695,Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и от«рытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5