Устройство управления сегментированной памятью многопроцессорной системы

Устройство управления сегментированной памятью многопроцессорной системы

Иллюстрации

Показать все

Реферат

 

союз советских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 6 06 F 12/08

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛ ЬСТВУ и и,;, с

- (-L:, Ф ;: Г

8Му У (Л

6д фь 4

I (21) 4797332/24 (22) 28.02.90 (46) 07.08.92. Бюл. N. 29 (71) Институт кибернетики им. B.Ì,Ãëóøêîва (72) А. И,Зайончковский (56) Мультиплексорные системы и параллельные вычисления./Под ред. Ф.Г.Энслоу. — М„Мир, 1976; с. 372.

Патент США М 4342493, кл. G 11 С 8/00, 1986, (54) УСТРОЙСТВО УПРАВЛЕНИЯ СЕГМЕНТИРОВАННОЙ ПАМЯТЬЮ МНОГОПРОЦЕССОРНОЙ СИСТЕМЫ (57) Изобретение относится к вйчислительной технике и може быть использовано при создании распределенной памяти в высокопроизводительных вычислйтельных системах, Цель изобретения. - повышениe быстродействия за счет виделенйя дополИзобретение относится к вычислительной технике и может быть использовано при создании распределенной памяти в высокопроизводительных вычислительных системах.

Вариациям сети соединений элементов

-:.:многопроцессорной системы (МПС) соот " ветствуют возможности предоставления ак",тйвному из них (т.е. процессору, .-: способному по собственной инициативе и ассинхронно в системе выполнить обмен -- данными, а также поиск и реорганизацив . .:, управляющей информации) условия эффективного функционирования — .минимальность временных потерь при осуществлении внутрисистемного взаимодействия. Одним из факторов, снижающих

„„. Ж ÄÄ 1753477 А1 нительного уровня дисциплины назначения приоритетов для формируемого списка запросов системной магистрали с фиксацией имен предпочтительных"связей запросов и прерывания текущего режима магистрали с блокировкой по внутреннему состоянию вызвавшего режим запроса. В устройство управления ceãìåéòèðoâàííoé памятью многопроцессорной системы, содержащее группу блоков памяти, две группы коммутаторов, связи, два дешйфратора, два блока управления, два формирователя импульсов, два элемента ИЛИ-НЕ, введены группа регистров, группа триггеров, две группы элементов И, три группы элемейтоа ИЛИ, группа схем сравнения, регистр, триггер, два дешифратора, элемент И, два элемента

ИЛИ, а также вход приоритетного обмена, вход режима обмена, вход синхронйзации, многопозиционные входы запроса, вход обмена и выход подтверждения захвата. 6 ил, :t .ф.. - - . ": ° °: ". ° Ъ Ф" эффективность функционирования активных элементов, являются конфликты при обращениях к памяти системы, Методы, ведущие к равномерной загрузке процессоров и позволяющие воспрепятствовать снижению их эффективности из-за конфликтов при обращении к памяти, состоят в переходе к асинхронным взаимодействиям как на уровне захвата свободного шага работы, так и на уровне динамического планирования при вйстраивании заданий в активному очередь из пассивного списка шагов работы, В пользу динамического планирования работ служит введение обособленного распределительного канала передачи данных для обеспечения

1753477 непосредственного движения потока управляющей информации в системе.

Проблема обработки множества одновременных запросов от группы процессо-. ров и устройства ввода-вывода, реализующих процедуру внутрисистемных обменов информации двух указанных уровней может стать острой, в то время как наличие ненулевого списка запросов от локальных процессов обработки допускает некоторую степень свободы при назначении приоритета доступа активным элементам МПС, при которой чйсло возможных конфликтов при обращении к памяти могло быть существенно снижено.

Блок управления памяти к множеству по числу процессоров в системе, сегментов памяти включает соответствующее множество пар независимых коммутаторов связи.

Первый из пары коммутаторов включен к магистральным усилителям локальной шины привилегированного процессора, а вто-. рой, объединенный по входам с другими в пределах упомянутого множества, упорядочено связан со стробирующим выходом бло«а арбитра стандартной шины и оконечными коммутаторами процессоров и устройств ввода-вывода.

Под управлением эадающе о слова цикла процессора допустим непосредственный выбор первого иэ пары упомянутых коммутатОров для доступа в собственный сегмент памяти (вход с предпочтением) либо через состояния обобществленного выхода оконечных коммутаторов — монопольный обмен задающими сигналами процессоров и устройств евочка-вывода с линиями стандартной общей вины, реализуется установкой традицюнных операций (формирование запроса шины, прием подтверждения захвата шины, отпускание шины) активных элемен. тов с блоком арбитра шины, чьи состав, организация взаимодействия и совокупность используемых входных флагов являются общепринятыми — доступ в произвольно адресуемый сегмент памяти (вход по запросу}, Установление обращения через выбранный коммутатор связи входа по запросу без временных потерь имеет место только при от.сутствии одновременного цикла от входа с предпочтением в указанный сегмент памяти.

Диалоги информационнйми сообщениями памяти с активными злемейтами МПС

:при динамическом планировании и подэаписи пакетов программ и данных находятся в ведении условий текущего состояния процесса с учетом факторов: глубина списка отобранных в память активных свободных заданий при достаточно большой информа10

20 ционной связности программных сегментов не может быть значительной, а число элементов списка частных задач на отдельных участках обработки уступает числу локальных процессов; прогнозирование очередности завершения локальными процессами своих текущих заданий затруднительно, Как следствие, локальному процессу обработки завершившему текущее задание и не получившему возможность захвата программы подготовленной ветви задачи из собственного сегмента памяти, предопределены либо длительный интервал ожидания размещения активного шага работы при сохранении приоритетного режима обращения, либо при захвате очередной свободной ветви задачи из несобственного сегмента многократные взаимодействия с памятью с использованием входа по запросу. Информационные обмены посредством шины связываются с ростом задержек на разрешение конфликтов одновременного доступа к сегментам памяти и отягощаются временными

25 издержками реализации независимых по сути процедур обработки и подзаписи ин- . формацинных пакетов планируемых задач впоследовательном канале общей шины.

Основным недостатком известного 6по30 ка управления сегментированной памяти следует считать низкое быстродействие при инициализации локальным процессом обработки программного пакета и пакета данных свободной ветви задачи, 35 распределенных в несобственный сегмент памяти, вытекающее из условий динамического планирования сопряженным процессом активных свободных ветвей задачи, а также асинхронности в реализации свя40 занных заданных заданий и выражающихся в согласовании опережающего распределения по сегментам памяти списка заданий в соответствии с реально устанавливающимся порядком завершения локальных про45 цессов обработки. . Наиболее близким к предлагаемому являются блоки управления сегментированной памяти, включающие в себя группы коммутаторов связи для обращений в под50 области хранения с функционально однородных входов.

На фиг. 1 дана схема известного устройства.

Схема прототипа (фиг. 1) содержит N

55 блоков 1 памяти, коммутаторов 2 и 3 связи, дешифраторы 4 и 5, блоки 6 и 7 управлейия, формирователи 8 и 9 импульсов, элементы

ИЛИ-HE 10 и 11 и схему 12 сравнения, управляющий вход которой соединен с входом нулевого потенциала устройства, выход со1753477

20

35

55 единен с первыми входами условий запуска блока 6 управления и блока 7 управления, первый выход которых является соответственно первым 13 и вторым 14 выходами

"Ожидание" устройства, вход запроса блоков 6 и 7 управления соединен соответственнс с выходом формирователя 8 или 9 импульсов, первые информационный вход и второй информационный вход схемы 12 сравнения соединены соответственно с первым входом 15 "Адрес" и с вторым входом 16 "Адрес" старших разрядов устройства совместно с информационными входами дешифраторов 4 и 5, i-e выходы которых соединены с управляющим входом соответственно i-го первого коммутатора 2 связи и

l-ro второго коммутатора 3 связи, которые первым информационным входом соединены соответственно с вторыми выходами блоков 6 и 7 управления, вторым информационным входом соединены соответственно с первым входом 17 "Чтение-запись" и вторым входом 18 "Чтение-запись" и вторым входом 18 "Чтение-запись" и вторым входом 18 "Чтение-запись" устройства, третьим информационным входом соединены соответственно с одноименными позициями первого входа 15 "Адрес" и второго входа 16 "Адрес" младших разрядов устройства, а первым входом-выходом — с одноименными позициями первого входа-выхода 19 "Данные" и второго входавыхода 20 "Данные" 20 устройства; Вход формирователя 8 импульсов соединен с первым входом 21 "Выбор памяти" устройства и с первым входом элемента ИЛИ-ХЕ

10, вход формирователя 9 импульсов соединен с вторым входом 22 "Выбор памяти" устройства и с первым входом элемента

-ИЛИ-НЕ 11, выход элементов ИЛИ-НЕ 10 и

11 соединен с вторым входом условий запуска соответственно блоков 6 и 7 управления совместно с вторым входом элемента ИЛИНЕ 11 и элемента ИЛИ-НЕ 10, à i-й блок 1 памяти соединен первым входом обращения с первым. выходом соответствующего коммутатора 2 связи, вторым входом.обращения — с первым выходом соответствующего коммутатора 3 связи, первым входом чтения-записи — с вторым выходом соответ- 50 атвующего коммутатора 2 связи, вторым входом чтения-записи — с вторым выходом соответствующего коммутатора 3 связи, первым адресным входом — с одноименными позициями третьего выходам соответствующего коммутатора 2 связи, вторым адресным входом — с одноименными позициями третьего выхода соответствующего коммутатора 3 связи, первым информационным входом-выходом — с однбименными позициями второго входа-выхода соответствующего коммутатора 2 связи и вторым информационным входом-выходом — с одноименными позициями второго входавыхода соответствующего коммутатора 3 связи.

Двоичные состояния кодовых комбинаций, поступающих на входы 15, 17 и 21, устанавливаются уровнями задающих сигналов, например, цепей контроллера планирования частных задач, а на входах 16, 18 и

22 — от линий стандартной шины, связывающей процессоры обработки (не показаны).

Прототип работает следующим образом, При обращении к памяти каждый процессор обработки производит операции с шиной и, получив подтверждение на захват, устанавливает на многопозиционном входе

16 код, на входе 18 — состояние, определяющее направление передачи информации (с входа-выхода 20 в блок 1 памяти для "Лог..

0", из блока на вход-выход 20 для "Лог, 1" последнего), а на входе 22 — задающий сигнал низкого уровня потенциала, интерпретирующий указанный код в качестве адреса ячейки.

Для начинающего обращения код адреса старших разрядов с входа 16 воздействует на информационный вход дешифратора 5 и на второй информационный вход схемы 12 сравнения, устанавливая один из уровней счигнала на выходе ее и производя инициализацию (выставление низкого уровня на выходе) определенного выхода дешифратора 5, Установление сигнала "Выбор памяти" на входе 22 приводит к срабатыванию формирователя 9 импульсов и при "Лог, 0" на выходе элемента ИЛИ-НЕ 10 к появлению

"Лог. 1" на выходе элемента ИЛИ-НЕ 11.

Этот уровень независимо от состояния выхода схемы 12 сравнения определит собой . подтверждение действия выского уровня сигнала на выходе 14 устройства и прекращение действия высокого уровня на втором выходе блока 7 управления — ситуация "доступ к памяти" — на интервале активного состояния ("Лог, 0" сигнала) на входе запроса блока 7 управления.

Другим определяющим уровнем, однозначно влекущим за собой беспрепятственное установление ситуации "доступ к памяти", является сигнал "Лог. 1" на выходе схемы схемы 12 сравнения, В цикле обращения, в случае одновременного присутствия "Лог. 0" на обоих входах условий запуска блока 7 управления (для другого обращения, вызванного заданием инициализирующего сигнала на входе

21 блока 6 управления) — результат присут1753477

30 ности. Момент окончания цикла 35

50

55 ствия идентичных кодовых комбинаций на одноименных позициях первого и второго информационных входов схемы 12 сравнения при установлении сигнала "Выбор памяти" на интервале продолжающегося доступа к памяти от запроса на симметричном входе 21 (22) — блок 7 управления (6) оказывается заблокированным и на первом выходе его будет выставлен уровень "Лог.

0", а на втором выходе — уровень "Лог. 1".

Сигнал "Лог. 0" воздействует на первые информационные входы коммутаторов 3 связи и в i-м на них с установленным низким уровнем сигнала на управляющем входе собственно определит выставление "Лог, 0" на второй вход обращения передачи кодовой комбинации позиций входа 16 младших разрядов на второй адресный вход, а состояния входа 18 — на второй вход чтения-записи i-го блока 1 памяти, задав при этом поступление данных с входа-выхода 20 на второй информационный вход-выход блока либо в противоположном направлении соответственно состоянию на втором информационном входе коммутатора 3 связи

Продолжительность цикла обращения связывается с состоянием сигнала "Ожидание", который активным (низким) уровнем на выходе 14(13) укажет через линию общей шины процессору обработки (непосредственно контроллеру планировщику заданий и ввода-вывода) необходимое число тактов ожидания при сохранении в этих тактах совокупности задающих сигналов в неизменопределяется приоритетным процессором обработки посредством снятия cvhãíàëà

"Выбор памяти" на входе 22 (соответственно контроллером через вход 21), вследствие чего последовательно переключаются формирователь 9(8) импульсов и блок 7(6) управления, закрывая i-й коммутатор 3(2) связи, и восстанавливается низкий уровень сигнала на выходе элемента ИЛИ-НЕ 11(10), В отсутствии любого из симметричных обращений к памяти оба сигнала входов 21 и 22 находятся в состоянии "Лог. 1" и обес печивают через первые входы одновременное присутствие "Лог. 0" на выходах элементов ИЛИ-НЕ 10 и 11. Опережающее изменение одного из сигналов "Выбор памяти" совместно с сохранением "ЛОг. 0" на втором входе элемента ИЛИ-НЕ вызовет передачу "Лог. 1" на его выход, которая сохранится на всем интервале обращения и обеспечит "Лог. 0" на выходе другого плеча в связке двух элементов ИЛИ-НЕ 10 и 11.

Восстановление на выходе элемента

ИЛИ-НЕ 10 уровня "Лог. 0" на интервале задержанного обращения по активному сиг5

15 налу "Выбор памяти" с входа 22 создает условия формирования на выходе элемента

ИЛИ-НЕ 11 уровня "Лог. 1" и предоставляет в ситуациях одновременно либо с небольшим смеифнием во времени существующих обращений к ячейкам, расположенным в одном и том же блоке 1 памяти, чередующиеся доступы в ту же самую область хранения от совокупностей активных уровней сигналов на симметричных входах 15, 17, 21 и 16, 18, 22.

Указанный режим коммутации в доступах к памяти, устанавливаемых по уровням. задающих сигналов от входов 15, 17 и 21, выполняется аналогично.

При динамическом распределении программных сегментов (когда свободные процессоры самостоятельно назначают себе для реализации готовые к исполнению ветви общей программы в отсутствие принудительной синхронизации текущих обменов) допустима ситуация, при которой блок управления сегментированной памятью получает следующую одновременно либо непосредственно друг за другом пару обращений в совпадающую область памяти, одно из которых сформировано независимо от условий возможного конфликта доступа из имеющейся совокупности запросов локальных процессов.

Недостатком прототипа является невысокое быстродействие при динамическом назначении локальными процессами программных сегментов, поскольку текущие условия для возможного предотвращения конфликта по обращениям в пересекающиеся области памяти при назначении приоритета запросов в одном из асинхронных потоков информационных обменов не могут быть учтены и использование монопольного режима в каких-либо сеансах обмена для другого потока затруднительно.

Целью изобретения является повышение быстродействия.

Поставленная цель достигается тем, что в устройство управления сегментированной памятью многопроцессорной системы, содержащее группу блоков памяти, две группы коммутаторов связи, два дешифратора, два блока управления, два формирователя импульсов, два элемента ИЛИ-НЕ и схему сравнения, выход которой подключен к первым входам условий запуска первого и второго блоков управления, первые выходы первого и второго блоков управления подключены соответственно к первому и второму выходам ожидания устройства, входы запроса первого и второго блоков управления соединены соответственно с выходом первого и второго формирователя импуль1753477 сов, входы которых соединены соответственно с первыми входами первого и второго элементов ИЛИ-НЕ и соответственно с первым и вторым входами выбора памяти устройства, выход первого элемента ИЛИ-НЕ 5 подключен к второму входу условий запуска первого блока управления и к второму входу второго элемента ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ подключен к второму входу условий запуска второго блока управ- 10 ления и к второму входу первого элемента

ИЛИ-НЕ, первый информационных вход схемы сравнения соединен с первым адресным входом старших разрядов устройства и с информационным входом первого дешиф- 15 ратора, i-й выход которого соединен с уп - равляющим входом i -ro коммутатора связи первой группы (i = 1, N, N- количество сегментов памяти), второй выход первого блока управления, первый вход чтения-записи 20 устройства, первый адресный вход младших разрядов устройства и первый вход-выход данных устройства подключены соответственно к первому, второму, третьему информационным входам и первому входу-выходу 25 коммутаторов связи первой группы, первой, второй, третий выходы и второй вход-выход

i-ro коммутатора связи первой группы подключены соответственно к первому входу обращения, первому входу чтения-записи, 30 первому адресному входу и первому информационному входу-выходу I-го блока памяти группы, второй информационный вход схемы сравнения соединен с вторым адресным входом старших разрядов устройства и 35 с информационным входом второго дешифратора, 1-й выход которого соединен с управляющим входом i-го коммутатора связи второй группы, первые информационные входы коммутаторов связи второй группы 40 соединены между собой, второй вход чтения-записи устройства, второй адресный вход младших разрядов устройства и второй вход-выход данных устройства подключены соответственно к второму, третьему инфор- 45 мационным входам и первому входу-выходу коммутаторов связи второй группы, первый, второй и третий выходы и второй вход-выход 1-ro коммутатора связи второй группы подключены соответственно к второму вхо- 50 ду обращения, второму входу чтения-записи, второму адресному входу и второму. информационному входу-выходу I-го блока " памяти группы, дополнительно введены группа регистров, группа триггеров, две 55 группы элементов И, три группы элементов

ИЛИ, группа схем сравнения, регистр, триггер, два дешифратора, элемент И, два элемента ИЛИ, причем первые информационные входы схем сравнения группы соединены с первым адресным входом старших разрядов устройства, управляющие входы схем сравнения группы соединены с входом запросов первого блока управления, второй выход которого подключен к входу синхронизации триггера, соединенного информационным входом с входом нулевого потенциала устройства, входом установки в единицу с входом приоритетного обмена устройства и с входом установки в ноль регистра, инверсный выход триггера соединен с третьим входом второго элемента ИЛИ-НЕ, второй информационный вход j-й схемы сравнения группы соединен с выходом j-го регистра группы (j = 1, M, M — количество источников, передаваемых для обмена слов), подключенного ,синхронизирующим входом к входу синхронизации устройства и к первому входу элемента И, информационный вход j-го регистра группы подключен к второму входу-выходу данных устройства, управляющий вход j-го регистра группы подключен к выходу j-га элемента И первой группы, первый вход которого соединен с входом режима обмена устройства, с управляющим входомосхемы сравнения и в первым входом первого элемента ИЛИ, выход и второй вход которого соединены соответственно с первым информационным входом i-го коммутатора связи второй группы и с вторым выходом второго блока управления, вход запроса и третий выход которого соединены соответственно с синхронизирующим и с управляющим входами регистра, выход j-й схемы сравнения группы соединен с первым входом j-го элемента И второй группы, выход которого соединен с j-м информационным входом третьего дешифратора, )-й выход которого подключен к J-му входу второго элемента ИЛИ и к первому входу j-го элемента ИЛИ первой группы, выход второго элемента ИЛИ соединен со стробирующим входом четвертого дешифратора, второй вход j-го элемента И второй группы соединен с j-< информационным входом четвертого дешифратора, J-й выход которого подключен к второму входу J-го элемента

ИЛИ первой группы, и с выходом J-го элемента И третьей группы, первый вход которого подключен к j-му инверсному выходу регистра, j-й прямой выход которого соединен с первыми входами j-.õ элементов ИЛИ второй и третьей групп, второй вход j-го элемента И третьей группы подключен к второму входу J-ro элемента ИЛИ второй группы, выход которого соединен с вторым входом элемента И и по схеме открытого коллектора подключен к входу высокого потенциала устройства, и к инверсному выхо1753477 ду J-го триггера группы, синхронизирующий вход которого соединен с выходом элемента

И, информационный входj-ro триггера группы соединен с выходом j-ro элемента ИЛИ первой группы, вход установки в ноль t-го триггера группы соединен с j-м входом обмена устройства, прямой выход J-ro триггера группы является j-м выходом подтверждения захвата устройства и соединен с вторыми входами j-ro элемента И первой группы и j-ro элемента ИЛИ третьей группы, выход которого соединен с J-м информационным входом регистра, третий вход j-ro элемента И третьей группы подключен к j-му входу запроса устройства.

В известном устройстве (фиг. 4) для блокировки j-ro сигнала "Запрос" блок управления включает схему сравнения, связанную одними из входов с выходами регистра, а выходом через элемент И вЂ” с J-входом триггера, и совместно с проинвертированным выходом формирователя импульсов (прямо связанным с синхронизирующим входом триггера) через элемент И-НŠ— с выходом

"Подтверждение обмена". При этом через магистральные усилители другие из входов схемы сравнения упорядочено связываются с системными адресными входами-выходами, второй вход элемента И связывается с входом-выходом "Режим обмена", вход формирователя импульсов связывается с входом-выходом идентификации адреса, а вход установки в нуль и прямой выход триггера соответственно с одними из входов и выходов управления блока.

Наряду с операциями причем подтверждения захвата общей шины, обмен задающими сигналами сеанса и кодом информационного слова, отаускание общей шины и одновременно с формированием запроса общей шины, а также установкой внутренних состояний (в том числе и содержимого регистра) блока, реализуемыми основными узлами под управлением задающих слов цикла процессора состояний дешифратора арбитра общей шины, текущие воды на адресных линий общей шины сравниваются с содержимым регистра. Установление триггера-имеет место при положительном тестировании помещаемого кода с именем процессора в сеансах, отмеченных активным уровнем сигнала PROME режима обмена, как результат реакций на стробирующий сигнал РВОС01 идентификации адреса. Задаваемый с задержкой по отношению к последнему формирователем импульсов сигнал на фронте нарастания потенциала указывает точку возможного переключения триггера и при срабатывании элемента И определяет передачу отрица15 распространяется на класс оп ределенно от-: секаемых взаимодействий и не может быть обеспечен динамичный перевод приоритетности запроса докального. процесса на бо30 лее низкий уровень для именованных указателей с вероятностным информационным содержимым, На фиг. 1 дана схема предлагаемого ус-. тройства.

35 Схема включает N блоков 1 памяти, N

45

55

10

25 тельного импульса ENSY на линию подтверждения обмена.

Диалог сообщением включает циклы обращений по приему и перезаписи содержимого со сбросом в ноль бита L из предопределенных именем ячеек памяти.

Сброс триггера — ситуация "блокирование запроса j-ro локального процесса" — возможен в результате анализа предоставленной информации (объявляющий процесс опережающе вызывает циклы к памяти; кодом L =

0 разрешается продолжение многоциклового доступа, иначе локальный процесс становится к ожидание).

Таким образом, устранение конфликта доступа в общую зону хранения для реализуемых непосредственно друг за другом взаимодействий производится за счет введения в информационные слова специального кода в точках разрешения передач, что делает невозможным достижение цели для ситуации на интервале текущего обращения, Соблюдение полноты информационного обмена для анализа конфликта взаимодействий в преложенном решении коммутаторов 2 и 3 связи. схему 4 сравнения и Мсхем 5 сравнения,,регистр 6 и M регистров 7, триггер 8 и M триггеров 9, элемент И

10 и M элементов И 11 — 13, элементы ИЛИ

14 и 15 и М элементов ИЛИ 16 — 18, дешифраторы 19 — 22; блоки 23 и 24 управления, формирователи 25 и 26 импульсов и элементы ИЛИ-НЕ 27 и 28, первый вход которых соответственно соединен с первым входом

29 "Выбор памяти" устройства совместно с входом формирователя 25 импульсов и с вторым входом 30 "Выбор памяти" устройства совместно с входом формирователя 26 импульсов, выход которого соединен с управляющим входом регистра 6 и с входом запроса блока 24 управления, первый вход условий запуска которого соединен с выходом схемы 4 сравнения и с первым входом условий запуска блока 23 управления, первый выход которого является первым выходом 31 (" Ожидание" устройства, вход запроса блока 23 управления соединен с выхОдом формирователя 25 импульсов и с управляющими входами схем 5 сравнения, второй вход условий запуска блока 23 уп13

1753477

20

40

50 равления соединен с выходом элемента ИЛИ-НЕ 27 и с вторым входом элемента

ИЛИ-НЕ 28, выход которого соединен с вторыми входом элемента ИЛИ-НЕ 27 и входом условий запуска блока 24 управления, первый выход которого является вторым выходом 32 "Ожидание" устройства, третий вход элемента ИЛИ-НЕ 28 соединен с инверсным вгходом триггера 8, чья информационный вход соединен с входом низкого потенциала устройства, вход установки в едийицу соединен с входом 33 "Приоритетный обмен" устройства и с входом установки в нуль регистра 6, а синхронизирующий вход — с вторым выходом блока 23 управления и в первым информационным входом коммутаторов 2 связи, управляющий вход схемы 4 сравнения .соединен с входом 34 "Режим обмена" устройства и с первыми входами элементов И 11 и ИЛИ 14, второй вход которого соединен с вторым выходом блока 24 управления, третьим выходом соединенного с ñèíõðîíèçèðóþùèì входом регистра 6, а выход элемента ИЛИ 14 соединен с первым информационным входом коммутаторов 3 связи. Первый вход 35

"Чтение-запись" соединен с вторым информационным входом коммутаторов 2 связи, второй вход 36 "Чтение-запись" соединен с вторым информационным входом коммутаторов 3 связи, первый вход 37 "Адрес" младших разрядов соединен с третьим информационным входом коммутаторов 2 2 связи, второй вход 38 "Адрес" младших разрядов соединен с третьим информационным входом коммутаторов 3 связи, первый вход-выход 39 "Данные" соединен с входом выходом коммутаторов 2 связи, второй вход-выход 40 "Данные" устройства соединен с первым входом-выходом коммутаторов 3 связи и с информационным входом регистров 7, первый и второй входы 37 и 38

"Адрес" старших разрядов устройства соединены соответственно с первым информационным входом схем 4 и 5 сравнения и информационным входом дешифратора 19, с первого по N-й выход которого соединен с управляющим входом соответствующего коммутатора 2 связи, первый выход которого соединен с первым входом обращения, второй выход соединен с первым входом чтения-записи, третий выход соединен с. первым адресным входом, а второй входвыход — с первым информационным входомвыходом соответствующего блока 1 памяти и с вторым информационным входом схемы

4 сравнения и информационным входом дешифратора 20, с первого по N-й выход которого соединен с управляющим входом соответствующего коммутатора 3 связи, первый выход которого соединен с вторым входом обращения, второй выход соединен с вторым входом чтения-записи, третий выход соединен с вторым адресным входом, а второй вход-выход — с одноименным вторым информационным входом-выходом соответствующего блока 1 памяти, При этом вход 41 синхронизации устройства соединен с первым входом элемента И 10 и с синхронизирующим входом с первого по M-й регистров 7, второй информационный вход с первой по М-й схемы 5 сравнения соединен с выходом соответствующего регистра 7, управляющий вход которого соединен с выходом соответственно с первого по M-й элемента И 11, и выход с первой по М-й схемы 5 сравнения соединен с первым входом соответствующего элемента И 12, выход которого соединен соответственно с первого по M-й информационным входом дешифратора 21, чей с первого по

M-й выход подключен к соответствующему входу элемента ИЛИ 15, выход которого соединен со стробирующим входом дешифратора 22, и к первому входу одноименного элемента ИЛИ 16, а второй вход с первого по М-й элемента И 12 соединен с соответствующим информационным входом дешифратора 22, чей с первого по М-й выход подключен к второму входу соответствующего элемента ИЛИ 16, и с выходом одноименного элемента И 13, первый вход которых подключен соответственно с первого по М-й к инверсному выходу регистра

6, одноименный прямой выход которого подсоединен к первым входам соответствующих элементов ИЛИ 17 и 18, выходы элементов ИЛИ 17 соединены с вторым входом элемента И 10 и по схеме открытого коллектора — с входом высокого потенциала устройства, а второй вход с первого по М-й элемента ИЛ И 17 соединен с вторым входом соответствующего элемента И 13 и с инверсным выходом одноименного триггера 9, чьи синхронизирующий вход соединен с выходом элемента И. 10, информационный вход соединен с выходом соответственно с первого по M-й элемента ИЛИ 16, входустановки в нуль подключен с первого по М-й.к входу "Обмен" 42 и прямой выход является с первого по М-й выходом 43 "Подтверждение захвата" устройства и соединен с вторыми входами соответствующих элементов И

11 и ИЛИ 18, выход с первого по M-й элемента ИЛИ 18 соединен с соответствующим информационным входом" регистра 6, а третий вход с первого по М-й элемента И 13 подключен к соответствующему входу 44 "Запрос" устройства, 1753477

5

15

25

40

50

N блоков 1 памяти хранит наряду с информационными блоками управляющих программ и таблиц системы совокупность информационных блоков данных и программ, представляющих собой очередь готовых к реализации задач общего задания, Параметр N группы задается исходя из количества сегментов, которыми представляется общее поле хранения информации, а

М вЂ” из числа включаемых в систему процессоров обработки, Содержимое отдельного регистра 7 группы определяет номер блока 1 памяти, логически связываемого на текущем интервале обработки с приписанным по месту (с первого по М) локальным процессом обработки частной задачи.

Двоичные состояния кодовых комбинаций, поступающих на входы 29, 33, 35 и 37, устанавливаются уровнями задающих сигйалов, например цепей контроллера планировщика частных задач, а на входы 30, 34, 36 и 38 — от линий общей шины, используемой процессорами обработки (не показаны) системы.

Предлагаемое устройство работает следующим образом.

В процессе реализации частных задач общего задания допустима ситуация, когда очередная ветвь программы из числа пассивных задач может быть переведена в разряд активных и информационный блок многоцикловой процедурой планировщика распределяется в заданный модуль памяти, Доступ последней в память организуется так, что отдельная цепочка циклов и, в частности, обмен в целом представляютйя неразрывной операцией обращения, При всяком обращения контроллер устаналивает на многоразрядном входе 37 код, на входе 35 — состояние, определяющее направление передачи информации (с входа-выхода 39 и блок 1 памяти — для сигнала

"Лог. 0", из блока на вход выход 39 — для

"Лог. 1" последнего), а на входе 29 — задающий сигнал низкого уровня потенциала; интерпретирующий указанный код в качестве адреса ячейки.

Для начинающегося обращения код адреса старших разрядов с входа 37 воздействует на информационный вход дешифратора 19, а также на первые информационные входы схем 4 и 5 сравнения, производя инициализацию (формирование низкого уровня сигнала на определенном выходе} указанного дешифратора и äîïóскэя на интервале присутствие пассивного (низкого) уровня сигнала на входе 34 для одной и возбуждения выхода формирователя 25 импульсов для других, установление произвольных уровней на выходах — код

"Лог. 0", определяется идентичностью состояний первых и вторых информационных входов — схем сравнения, задав кодуказателя конфликтности одновременных симметричных обращений (второе обращение — по условиям инициализации входов 30 и 38) и многопозицион ную маскирующую константу приоритетности активных приемниковисточников общей шины.

Установление сигнала "Выбор памяти" на входе 29 воздействует на формирователь

25 импульсов и вызывает в точке, сдвинутой нэ задержку t (достаточную для фиксации стабильного кода указателя конфликтности) от фронта спада входного уровня, на выходе формирователя импульсов сигнал низкого уровня, что при наличии "Лог, 1" на выходе схемы 4 сравнения либо элемента

ИЛИ-НЕ 27 приводит к срабатыванию блока

23 управления и передаче им низкого уровня сигнала на первые информационные входы коммутаторов 2 связи группы и на синхронизирующйй вход триггера 8, наряду с сохранением высокого уровня сигнала на выходе 31 устройства. . В описываемом цикле одновременное присутствие "Лог. 0" на обоих входах условий запуска — ситуация назначения указанным обращением совпадающего сегмента памяти на интервале продолжающегося или подготовленного доступа к блоку 1 памяти с входов 30 и 38 — при установлении низкого уровня на входе запроса блокирует блок 23 управления и переводит состояние первого выхода блока в "Лог, 0" с фиксацией ранее присутствующего высокого уровня на втором выходе его.

Присутствие в совокупности задающих сигналов цикла активного, т,е, высокого, уровня на выходе 33 для ранжирования симметричных обращений (приводящего к запрету доступа с разделением во времени фоновых обращений в совпадающий cerмент памяти) с целью непревышения допустимой величины ожидания для каждого элемента цепочки запросов и пресечения повторных операций над содержимым ячейки памяти в программной реализации функции защиты с помощью механизма семафоров, снятием запрещающего сигнала на входе установки в единицу допускает в точке спада высокого потенциала на втором выходе блока 23 управления переключение (по заданию константы нуля на информационном входе) в нулевое либо подтверждение нулевого состояния триггера 8.

В отсутствие любого из симметричных обращений к памяти или для сигнала "Лог, 1753477

0". на выходе схемы 4 сравнения представ- 30 емников/источников в подобластях памяти, 55

1" на входе 29 на интервале обнуленного триггера 8 обеспечивается через первьге входы или через первый вход элемента

ИЛИ-НЕ 27 и третий вход элемента ИЛИ-НЕ

28 одновременное присутствие "Лог, 0" на их выходах. В дальнейшем, опережающее изменение к уровню "Лог, 0" одного из сигналов "Выбор памяти" совместно с сохранен . M "Лог, 0" на втором входе элементов

IJlM-HE 27 и 28 либо безусловно низкое состояние входа 29 на интервале об