Резервированная вычислительная система

Резервированная вычислительная система

Иллюстрации

Показать все

Реферат

 

Сущность изобретения: система содержит каналы 1, 2, 3 вычислений, мажоритарные элементы 4, 5, регистратор 6 кода задачи, регистр 7 кода решений, блок 56 задания альтернатив, триггер 11 инициализации , триггер зависания 12, счетчик времени 13, счетчик 14 зацикливания, элемент 15 задержки, элемент И 16, элемент ИЛИ 17, входы 18.1, 18.2, 18.3 синхронизации, вход 19 кода задачи, вход 23 сброса, три информационных входа, выход 24 данных, выход 25 останова. 1 з.п. ф-лы, 2 табл., 7 ил.

,, ЙХ„„1753479 А1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 06 F 15/16, 11/18

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Щ

C,Ю

О ю (21) 4786302/24 (54) РЕЗЕРВИРОВАННАЯ ВЫЧИСЛИ(22) 23.01.90 ТЕЛЬНАЯ СИСТЕМА (46) 07.09,92. Бюл. М 29 - .. (57) Сущность изобретения: система содер(71) Конструкторское бюро электроприборо- жит каналы 1, 2, 3 вычислений, мажоритарстроения . . . :- ные элементы 4, 5, регистратор 6 кода . (72) В.С.Харченко; А,В.Бек, M.À.×åðíûøîâ, задачи, регйстр 7 кода решений, блок 56

Г.Н.Тимонькин, С,Н.Ткаченко и В.Л.Кукуру- задания альтернатив, триггер11 инициэлизэ . :: - . : ., ;::. :. зации, триггер зависания 12, счетчиквреме(56) Авторское свидетельство СССР . ни 13, счетчйк 14 зацикливания, элемент 15

М 1156077, кл. G 06 F 11/18, 1983. :: задержки, элемент И 16, элемент. ИЛИ 17, Каган Б.М., Мкртумян И.Б, Основы экс- входы 18.1, 18.2, 18.3 синхронизации, вход плуатации ЭВМ, — M.: Энергоатомиздат, 19 кода задачи, вход 23 сброса, три инфор1988, с. 153, рис. 5.19, а.б. мационных входа, выход 24 данных, выход

25 останова. 1 з.п, ф-лы, 2 табл., 7 ил.

1753479

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении гарантоспособных вычйслительных и управляющих систем, в которых обеспечивается 5 парирование ошибок, вызываемых как физическими дефектами элементов, так и дефектамй проектирования на основе многоальтернативного построения канароля и отладки сложных систем управления.

Известно мажоритарно-резервированное устройство, содержащее резервируемые объекты, блоки сравнения и элементы

15 по числу резервируемых объектов, блок мажоритарных элементов, Недостатком данного устройства является низкая надежность, обуслоаленйая невозможностью сохранения работоспособности при проявлении дефек- 20 тов "йроектир ования.

Наиболее близЫйм к предлагаемому по технической сущности и достигаемому эффекту является устройство, содержащее

25 первую-третью ЭВМ, первый и второй мажорйтарные элементы, первый и второй регистры.

Недостатком прототипа являетСя низкая надежность функционирования,. кото30 рая обусловлена следующими причинами

В прототипе организуется одновариантная реализация вычислений, что приводит к тому, что любой дефект проектирования аппаратных или программных средств пpи35 водит к нарушению функционирования

Отсутствуют технические средства, по зволяющие генерировать (изменять) барианты функций ЭВМ в вычислительных

" каналах.

Не используется возможность для организации повторной реализации вычислений в случае появления сбоев (зависания) в каналах.

Целью изобретения является повышение надежности, Сущность изобретения состоит s йовйшении гарантоспособности устройства за счет введения-режима изменения вариан тов решения задач в каналах динамической

50 многоальтернативности и контроля числа зависаний Э ВМ.

В многоальтернативной системе варианты (напрймер, языки программирования} для решенйя задач в каналах вычислений задаются генератором псевдослучайного кода. При реализации вычислений осу@еСтвляется отсчет времени и мэжорйтированйе результатов расчета, Если результаты расчета формируются в допустймые ийтервалы времени, то устройство формирует выходлов, а также при разработке средств конт- 10 ной код решений и приступает к реализации очередной задачи, B случае сбоев (зависания) в каналах устройство фиксирует этот сбой, производит изменение используемых языков программирования в соответствии с заданными. вариантами и осуществляет повторную реализацию вычислений. По.вторная реализация вычислений продолжается при фикса ции каждого сбоя, и выполняется до полного перебора вариантов решения, число которых определяется емкостью специального счетчика числа зависаний. Введение счетчика зацйкливанйя и обусловленные им связи позволяют отсчитывать колйчество переполнений счетчика времени.

Введение триггера инициализации и .. обусловленные им связи позволяют управлять записью в первую-третью ЗВМ кодов задач, Введение блока задания альтернатив и обусловленные им связи позволяют формировать коды языков программирования для каждой из ЭВМ.

Введение элемента задержки и обусловленные им связи позволяют осуществлять задержку единичног0 сигнала переполнения, поступающего с выхода счетчика времени, до времени формирования первого тактового импульса.

Введение элемента ИЛИ и обусловленные им связи позволяют формировать единичный сигнал в случае формирования сигйала конца решения задачи на выходе второго мажоритарного элемента или в слу- ., чае, если количество переполнений счетчи- ка времени меньше заданного чисЛа счетчика зацйкливания.

Введение элемента И и обусловленные им связи позволяют управлять заданием кодовых комбийаций генератора псевдослучайного кода.

: Введение дешифратора и обусловленные им связи осуществляют управление блоком задания альтернатив,На фиг. 1 показана функциональная схема йредлагаемого устройства; на фиг. 2— функциональная схема первой-третьей

ЭВМ (каналов вычислений); на фиг. 3 и 4— функциональные схемы блока и генератора; на фиг. 5- алгоритм работы системы; на фиг..

6 - временные диаграммы работы системы в нормальном режиме; на фиг, 7 — временная диаграмма работы системы при сбоях в каналах.

Предлагаемая система (фиг. 1) содержит первый-третий канала 1-3 вычислений, первый 4 и второй 5 мажоритарные элементы, регистр 6 кода задачи, регистр 7 кода

1753479

15 мяти микрокоманд

35 решений, блок 56 задания альтернатив, содержащий шифратор 8, генератор 9 псевдослучайного кода и дешифратор 10, триггер

11 инициализации, триггер 12 зависания, счетчик 13 времени, счетчик 14 числа зацик- 5 ливания, элемент 15 задержки, элемент И

16, элемент ИЛИ 17, первый 18.1, второй

18.3, третий 18.2 входы синхронизации, вход 19 кода задачи, вторые 20 — 22 информационные входы первого 1 — третьего 3 каналов соответственно, вход 23 сброса, выход

24 данных, выход 25 останова, выход 26 счетчика 13, информационные выходы 27.1—

27.3 и выходы 28,1 — 28.3 готовности первого

1 — третьего 3 каналов соответственно, выход 29 счетчика 14, первый 30 — третий 32 выходы управления блока 8, выход 33 кода задачи регистра 6, выход 34 триггера 11, первый 35 — третий 37 выходы генератора 9, Первый 1 (2, 3) канал вычислений (фиг, 20

3) садержит регистр 38 адреса, регистр 39 микроопераций, процессор 40, мультиплексор 41 логических условий, коммутатор 42, элемент ИЛИ 50, элемент И 51, узел 52 паБлок 8 (фиг. 3) содержит первый 53.1— шестой 53,6 элементы ИЛИ, Генератор 9 псевдослучайного кода (фиг. 44) содержит регистр 54 сдвига и сумматор по модулю два. -30

Назначение. основных функциональных узлов системы состоит в следующем.

Первый 1 — третий 3 каналы вычислений предназначены для реализации трехальтернативных решений поступающих задач Опишем работу каналов 1-3, В исходном состоянии на выходе 28.1 (28.2, 28,3) присутствует единичный сигнал "Конец решений", остальные элементы обнулены. По тактовому импульсу т1 в регистр 6 записыва- 40 ется код задания, а триггер 11 устанавливается s единичное состояние, Код задания с выхода ЗЗ поступает через первый информационный вход коммутатора 42 на информационный вход регистра 38. Тактовый 45 импульс tz с входа 18.2 поступает на вход элемента И 36 и формирует íà его выходе единичный сигнал, который поступает на вход синхронизации регистров 38 и 39. В регистр 38 записывается код задачи и выда- 50 ется на первый вход ПЗУ 37, на второй вход которого поступает код задания альтернатив. Код задания альтернатив выбирает язык программирования. На этом языке будет реализоваться решение данной задачи. 55

В регистре 39 на выходе 28.1 (28,3; 28.2) устанавливается нулевой сигнал "Конец ре- шения". С выхода 45 ПЗУ 37 код микроопераций выдается на вход микроопераций процессора, а на вход данных которого поступают данные с входа 20 (21 и 22). С выхода 44 на информационный вход мультиплексора 41. выдаются логические условия, а код логических условий, поступающий с выхода 47, осуществляет выбор этих условий. Выбранное значение логического условия одновременно постуйает на вход мультиплексора 41 со значением сигнала модифицируемого разряда адреса с выхода

49, Если произошла модификация модифицируемого разряда адреса, то последовательный ход микропрограммы нарушается и происходит переход микропрограммы в соответствии со значением модифицируемого разряда адреса. Если модификация модифицируемого разряда адреса не произошла, то последовательный ход программы не нарушается, Таким образом, происходит формирование кода исполнительйого адреса очередной микрокоманды, который проходит через второй информациойный вход коммутатора 42 под воздействием нулевого сигнала с входа 34 и записывается в регистр

38 по очередному тактовому импульсу iz. По завершению реализации задачи на выходе

43 процессора 40 формируется код данных (результат решения) задачи, а на выходе 46

ПЗУ 52 устанавливается едййичный сигнал конец решения, которые по тактовому импульсу tz записываются в регистр 39. Код данной задачи с первого выхода регистра 39 . выдается на выход 27,1 (27,2, 27.3), а с второго выхода единичный сигнал "Конец решения" поступает на выход 28.1 (28.2, 28.3) и инверсный вход элемента ИЛИ 50. Процессор (вычислительное устройство) 40 может быть выполнен, например, на основе

БИС 1804ВС1.

Мажоритарный элемент 4 осуществляет мажоритирование кода результата расчета задач, поступающих с каналов 1, 3.

Мажоритарный элемент 5 предназначен для мажоритирования сигналов "Конец решения" формирования управляющих сигналов для регистров 6 и 7 элемента ИЛИ 17 и сигналов обнуления для счетчиков 13 и 14.

Регистр 6 кода задачи служитдля приема, хранения и выдачи кода выйолняемой задачи, поступающего с входа 19 устройства. Запись в регистр 6 кода задачи происходит при наличии единичного сигнала на управляющем входе и поступлении заднего. фронта тактового импульса t> на вход синхронйзации;

Регистр 7 кода y öàâíèé:ëðåäéàsíà÷åí для приема,- храйейуб м 49дйчйajja результатов расчета задач",йбйтуйайщего".с выхода мажоритарного элемента 4. Запись в регистр

7 осуществляется при наличии единичного

1753479 сигнала на управляющем входе и поступлении заднего фронта тактового импульса тз на вход синхронизации, Узел 8 (фиг. 3) служит для формирования и выдачи кодов языков программирования.

Его работа поясняется табл. 1.

Коды на выходах 30 — 32 являются кодами языков программирования, на которых осуществляется реализация вычислений задач.

Генератор 9 псевдослучайного кода (фиг. 4) осуществляет форсирование псевдослучайного кода, Генератор 9 работает следующим образом. В исходном состоянии на выходах 56.1 — 56.3 присутствуют единичные сигналы. Сигналы с выходов 56.1, 56,3 (фиг.

4) поступают на вход сумматора 55. После операции сложения на выходе сумматора 55 устанавливается 1 (О) сигнала и выдается на информационный вход регистра 54. По тактовому сигналу, поступающему с входа 16 на вход синхронизации регистра 54, происходит запись 1 (О) сигнала и формирование очередного кода в сдвигаю щем регистре 54;

Формирование выходного кода регистра 54 поясняется табл. 2, Дешифратор 10 расшифровывает код генератора 9 и формирует сигнал на данном одном из своих выходов.

Триггер 11 инициализации формирует сигнал, который управляет работой первой

1 — третьей 3 ЭВМ.

Триггер 11 устанавливается в единичное состояние по тактовому импульсу при наличии единичного сигнала "Конец решения" с выхода мажоритарного элемента

5 или же с единичного сигнала с в@хода элемента 15 задержки.

Триггер 12 зависания служит для запоминания сигнала переполнения счетчика 14 числа зацикливаний, Обнуление триггера 12 осуществляется подачей сигнала с входа 23 системы.

Счетчик 13 времени осуществляет отсчет времени реализации вычислений задач. Отсчет времени производится по количеству поступающих тактовых импульсов тз, Если на счетный вход счетчика 13 поступит тактовых импульсов гэ больше максимально заданного количества„т.е, происходит нарушение условий Т < Тмакс (где T u Тм« вЂ” количество фактически поступивших гз и максимальное число поступивших Ts соответственно), то на выходе 26 при переполнении счетчика 13 формируется единичный сигнал, который выдается на счетный вход счетчика 14 и вход обнуления счетчика 13, При отсутствии сбоев в каналах вычислений на выходе мажоритарного эления при сбоях.

55 Режим 1, Предположим, что необходимо решить некоторую задачу Z, В исходном состоянии все регистры, счетчики, дешифратор, триггеры, счетчики обнуления, за исключением триггеров регистра 54 и триггеров регистров 30 блоков 1-3, соответствующих

50 мента 5 устанавливается единичный сигнал, который обнуляет счетчик 13.

Счетчик 14 числа зацикливаний предназначен для отсчета количества переполнений счетчика 13, Отсчет числа переполнений осуществляется по количеству поступивших единичных сигналов с выхода 26. При переполнении счетчика 14, т,е. при невыполнении условия N < Nwawc (где N — число фактически поступивших переполнений, NM>« —. максимальное число переполнений), на выходе 29 устанавливается единичный сигнал, который поступает на единичный вход триггера 12.

Элемент 15 задержки служит для формирования управляющего сигнала с требуе- . мым временем задержки.

Элемент И 16 предназначен для формирования сигнала, управляющего формированием псевдослучайного кода генератора

9.

Элемент ИЛИ 17 управляет прохожденйем тактового импульса через элемент И

16 и установкой триггеры 11 в 1 (О) состояние

Регистр 38 адреса служит для приема; временного хранения и выдачи адресов микрокоманд на вход ПЗУ 52. Регистр 39 микроопераций осуществляет прием, хранение и выдачу кодов решений и сигнала

"Конец решения", Запись информации в регистр 39 осуществляется по единичному сигналу с выхода эяемента И 51, На первом и втором выходах регистра 39 формируется код решения и сигнал "Конец решения" соответственно.

Процессор 40 осуществляет арифметические и логические операции. Мультиплексор 41 логических условий предназначен для коммутации сигналов проверяемых логических условий.

Коммутатор 42 осуществляет коммутацию кодов задачи и очередного кода исполнительного адреса микрокоманд микропрограммы, Элемент ИЛИ 50 управляет работой элемента И 51, открывая его для прохождения тактового импульса, Элемент И 51 формирует тактовый импульс сигнала, поступающий на ходы синхронизации регистров 38 и 39

Система работает в режимах нормального функционирования и функционирова1753479

10 выходам 28.1 — 28,3, которые установлены в

"1". В результате на выходе мажоритарного элемента 5 присутствует единичный сигнал

"Конец решения" (фиг. 6), На вход устройства поступает код зада- 5 чи Z, По тактовому импульсу т1 в регистр 6 записывается код задачи Z, Триггер 11 устанавливается в единичное состояние, а на выходе элемента t6 формируется единичный сигнал, С выхода регистра 6 код задачи 10 выдается на первые информационные входы первой 1 — третий 3 ЭВМ, Единичный сигнал с выхода триггера 11 поступает на вторые управляющие входы каналов 1 — 3. С появлением единичного сигнала на входе 15 генератора 9 начинается формирование псевдослучайного кода. Код с выхода генератора 9 выдается на входы дешифратора

10, на соответствующем выходе которого устанавливается единичный сигнал. Еди- 20 ничный сигнал с выхода дешифратора 10 поступает на вход блока 8 задания.альтернатив.

Пусть на выходах 30-32 установился код 011011, Предположим, что код 01 соот- 25 ветствует первому варианту решения задачи Ч1, код 10 — второму Чг, код 11 — третьему

Чз. Сигналы с выходов 30-32 блока 8 выдаются на первые управляющие входы первой

1 — третьей 3 ЭВМ и перестраивают их для 30 реализации вычислений в соответствии с заданными кодами (выбирают соответствующую зону памяти программ), По тактовому импульсу tz в каналы 1-3 записывается код задачи и происходит смена информацйи 35 при производстве вычислений.

По завершению расчета формируется код решения и конец решения на выходах

27.1 (27.2, 27.3), 28.1 (28.2, 28.3) канала 1 соответственно. Код решения и конец реше- 40 ния мажоритируются на мажоритарных эле-. ментах 5 и 4 соответственно. Код решения с выхода мажоритарного элемента 4 поступает на информационный вход регистра 7.

По тактовому импульсу тз, поступаю- 45 щему на счетный вход счетчика 13, производится Отсчет времени реализации вычислений. Если сигнал "Конец решения" на выходе мажоритарного элемента 5 появится в допустимый интервал временй, то 50 происходит обнуление этим сигналом счетчиков 13 и 14. По тактовому импульсу гз при наличии единичного сигнала "Конец решения" на управляющем входе регистра 7 осуществляется запись кода решения (фиг. 55

6). По очередному тактовому импульсу t> в регистр 6 записывается код следующей задачи, триггер 11 устанавливается в единичное состояние, а на выходе генератора 9 формируется новый код. Далее функционирование продолжается аналогично (фиг. 6), Режим 2. При реализации вычислений могут возникнуть сбои; которые вызовут зависание каналов. Сигнал "Конец решения" не появляется в допустимый интервал времени и это вызывает переполнение счетчика

13 (фиг, 6). На выходе 26 сформируется единичный сигнал, который поступит на счетный вход счетчика 14 и элемент 15 задержки. На выходе элемента 15 сигнал появится через время задержки (фиг. 7). По тактовому импульсу t триггер 11 установится в единичное состояние, а на выходе элемента И 16 сформируется единичный сигнал (фиг, 7). Единичный сигнал с выхода элемента 16 выдается на вход генератора 9 и запускает его. На выходах 35 — 37 формируется новый код, в соответствии с которым на одном из выходов дешифратора 10 устанавливается единичный сигнал. Единичный сигнал с выхода дешифратора 10 поступает на вход блока 8. На выходах 30 — 32 блок 8 устанавливается новый код решения задачи и выдается на управляющие входы первого

1 — третьего 3 каналов, которые приступают к реализации вычислений по другому варианту программы в соответствии с кодами на выходах 30 — 32 блока 8.

Если по завершению повторного расчета произойдет снова превышение допустимого времени реализации вычислений, то на выходе 26 появится единичный сигнал, который поступит на счетный вход счетчика

14 и элемент 15 задержки (фиг, 7). Далее устройство функцйонирует аналогичным образом, Пусть при завершении второй повторной реализации вычислений произошло превышение допустимого времени {фиг. 4 и

7). Единичный сигнал с выхода 26 выдается на счетный вход счетчика 14. Счетчик 14 рассчитан на подсчет двух зацикливаний счетчика 13, поэтому при его переполнении на выходе 29 пройдет формирование единичного сигнала {фиг. 7). Единичный сигнал с выхода 29 поступает на единичный вход триггера 12 и устанавливает его в единичное состояние (фиг. 7). Единичный сигнал с выхода триггера 12 выдается на выход 25 и устройство прекращает свое функционирование.

Анализ показывает, что данная система обеспечивает снижение вероятности выдачи неверного результата, вызванного как физическими дефектами, так и дефектами проектирования; в 4 — 8 раз, 14

1753479

Таблица1

271

ziz) :-, Та бл и ца2

1753479

5

20

Формула изобретения

1. Резервированная вычислительная система, содержащая первый — третий каналы вычислений, мажоритарный элемент, блок мажоритарных элементов, регистр кода задачи и регистр кода решения, причем вход кода задачи системы является информационным входом одноименного регистра, выход которого подключен к входам кода задачи всех каналов вычислений, информационные входы которых являются соответствующими информационными входами системы, а информационные выходы и выходы готовности всех каналов вычислений соединены с входами блока мажоритарных элементов и мажоритарного элемента соответственно, выход блока мажоритарных . элементов подключен к информационному входу регистра кода решения, выход которого является информационным выходом системы, а синхровходы регистра кода задачи и регистра кода решения подключены соответственйо к первому и второму входам синхронизации системы, о т л и ч а ю щ а яс я тем, что, с целью повышения надежности, в нее введены триггер инициализации, триггер зависания, счетчик времени, счетчик зацикливания, элемент задержки, эле .мент И, элемент ИЛИ и блок задания альтернатив, содержащий последовательно соединенные генератор псевдослучайного кода и шифратор альтернатив, информационные выходы которого подключены к входам-управления счетом соответствующих кайалов вычйслений, синхровходы которых соединены с третьим входом синхронизаllNN системы; а входы инициализации — с выходом триггера, инициализации, вход синхронизации которого и первый вход элемента И соединены с первым входом синхронизации системы, второй вход синхронизации системы соединен со счетным входом счетчика времени, выход переполнения которого соедийен со счетным входом счетчика зацикливания и.через элемент задержки с первым входом элемента

ИЛИ, выход которого связан с информационным входом триггера инициализации и с вторым входом элемента И, выход которого подключен к входу строба генератора псевдослучайного кода, выход мажоритарного элемента подключен к входу строба регистров кода задачи и кода решения, к входам сброса счетчиков времени и зацикливания и к второму входу элемента ИЛИ, выход переполнения счетчика зацикливания подключен к входу установки триггера зависания, вход сброса которого является одноименным входом системы, а выход триггера зависания является выходом останова системы.

2. Система по и. 1, отл и ча ю щая ся тем, что канал вычислений содержит регистры адреса и микроопераций, процессор, мультиплексор логических условий, коммутатор, узел памяти микрокоманд, элемент И и элемент ИЛИ, первый вход которого и управляющий вход коммутатора соединены с входом инициализации канала, выход элемента ИЛИ соединен с первым входом элемента И, второй вход которого является синхровходом канала вычислений, а выход элемента И подключен к синхровходам регистров адреса и микроопераций, вход кода задачи канала соединен с первым информационным входом коммутатора, выход которого соединен с информационным входом

25 регистра адреса, выход которого соединен с первым адресным входом узла памяти микрокоманд, второй адресный вход которого является входом управления счетом канала вычислений, выход микроопераций

30 узла памяти микрокоманд и информацион-J ный вход канала вычислений подключены к одноименным входам процессора, информационный выход которого подключен к информационному входу регистра

35 микроопераций, старший разряд информационного входа которого соединен с выходом "Конец решения" узла памяти микрокоманд, выход кода логических условий которого подключен к адресному входу

40 мультиплексора логических условий, к информационному входу которого подключены выход логических условий процессора и выход модификацйй узла памяти микрокоманд, выход адреса которого и выход муль4S типлексора логических условий подключены к второму информационному входу коммутатора, информационный выход регистра микроопераций является одноименным выходом канала вычислений, а его старший

50 разряд является выходом готовности канала вычислений и подключен к второму входу элемента ИЛИ.

1153479.:1753479

f2

1753479

Составитель А.SeK

Редактор Л.Гратилло Техред M.Mîðãåíòàë Корректор Н. Ревская

Заказ 2769 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Пройзводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 01