Многоканальное устройство для сбора, обработки и выдачи информации

Многоканальное устройство для сбора, обработки и выдачи информации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть пользовано в многоканальных системах передачи и приема дискретной информации в последовательных и параллельных кодах. Цель изобретения - повышение быстродействия устройства. Устройство содержит информационные входы 1, 2, 3, группы триггеров 4, 5, 6, генератор 7 импульсов, счетчик 8, распределитель 9, мультиплексоры 10, 11, демультиплексоры 12, 13, 14, 15, блок 16 памяти, дешифратор 17, блок 18 сравнения, блок 19 контроля адреса, дешифратор 20, формирователь 21 импульсов, блок 22 памяти, регистраторы 23, установочный вход 24. Информация в последовательных кодах передается каналами по входам 3 на триггеры 6. Запросы каналов на передачу (Л С ч (Л 2 со ю фиг

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (l9) (lf) (я)ю G 08 С 15/06

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,:: -:-:::;,". .", ;:... „:,"„„l

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 — . . " 2 (21) 4878072/24 -: пользовано в многоканалъных системах пе(22) 26 10.90 . :,. .: -, редачи и приема дискретной информации в (46)07.08.92. Бюл. t+29 . последовательных и параллельньа кодах, (71) Научно-производственное объединение Цель изобретения — повышение быстродей... "Кибернетика":: . : ствия устройства. Устройство содержит ин(72) И.H.Ñìåòàíèí, Ю.П.Рукоданов и формационные входы 1, 2, 3, группы

Л.В.Друзь: - :. .=::: :".: триггеров 4, 5, 6, генератор 7 импульсов, (56)Авторское свидетельство СССР . - : счетчик 8, распределитель 9, мультиплексоN- 1336074, кл. 6 08 С 19/28, 1987, - ры 10, 11, демультиплвксоры 12, 13, 14, 15, Авторское свидетельство СССР : блок 16 памяти, дешифратор 17, блок 18

%1524078, кл. G08 С 15/06, 1989.: сравнения; блок 19 контроля адреса, де(54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО шифратор 20; формирователь 21 импульсов, ДЛЯ СБОРА, ОБРАБОТКИ И ВЫДАЧИ ИН- блок22памяти,регистраторы23,установочФОРМАЦИИ;: ...- .. ный вход 24. Информация в последователь(57) Изобретение относится к"автоматике и ных кодах передается каналами по входам 3 вычислительйой технике и может бйть ис- натриггеры 6. Запросы каналовна передачу

Р J

1753482

25

40 и,выдачу информации поступают на триггеры 4, 5. Опросы триггеров 4, 5, 6 обеспечиваются счетчиком 8 через мультиплексоры

10, 11, Запись бит информации и преобразование последовательных кодов в параллельные производятся в блоке 16 памяти.

Подсчет числа бит и байтов, принятых или выданных каналами, производится в адресном блоке 19, Хранение принятой информации и выдача ее каналами обеспечиваются

Изобретение относится к автоматике и вычислительной технике и может быть использовано в многоканальных системах передачи и приема дискретной информации в последовательных и параллельных кодах.

Известно устройство для приема информации, содержащее блок исполнительных элементов, три счетчика, генератор импульсов, сдвигающий регистр. блок сравнения, коммутатор, регистр, хронизатор, формирователи импульсов, дешифраторы, элементы ИЛИ, И-НЕ, НЕ, Недостаток известного устройства заключается в том, что в нем ввод информации обеспечивается только по одному каналу, общему для нескольких передатчиков информации, что ограничивает возможность использования этого устройства в многоканальных системах приема и передачи информации, 6

Наиболее близким к предлагаемому по технической сущности является многоканальное устройство для сбора и обработки информации, содержащее датчики, генератор импульсов, триггеры, счетчики, блок памяти, регистры, блок сравнения, формирователи импульсов, элементы И, ИЛИ.

В известном устройстве режимы приема (эаписи информации в блок памяти) и выдачи (чтении информации из блока памяти) последовательно чередуются, причем режимы выдачи осуществляется только после опроса всех каналов и записи дискретной информации, независимо от наличия или отсутствия в них информации, что увеличивает время обработки информации и . снижает быстродействие устройства.

Целью изобретения является повышение быстродействия устройства, На фиг. 1 приведена функциональная схема устройства; на фиг. 2 — схема распределителя; на фиг. 3 — схема блока контроля блоком 22 памяти через выходные регистры

23. Управление блоками 16, 22 памяти блоком 19 осуществляется распределителем 9 через формирователь 21, демультиплексоры

13, 14, 15, дешифраторы 17, 20 и блок 18 сравнения числа байтов с заданным. После обработки требований каналов соответствующие триггеры 4, 5 устанавливаются в нулевое положение через демультиплексор 12. 1, з.п, ф-лы, 4 ил. адреса; на фиг, 4 — временная диаграмма работы устройства, Устройство содержит информационные входы 1 (требований на обслуживание от каналов приема информации), входы 2 (требований выдачи информации), информационные входы 3 (приема бит информации), группы триггеров 4 — 6, генератор 7 импульсов, счетчик 8, распределитель 9, мультиплексоры 10 и 11, демультиплексоры 12 — 15, блок 16 памяти, дешифратор 17, блок 18 сравнения, блок 19 контроля адреса, дешифратор 20, формирователь 21 импульса, блок 22 памяти, резисторы 23, установочный вход 24. Распределитель 9 содержит счетчик 25, дешифратор 26, элемент НЕ 27, коммутатор 28, элемент И 29, элемент ИЛИ

30, Блок 19 содержит мультиплексор 31, сумматор 32, коммутатор 33 и регистр 34

20 Устройство работает следующим образом, При отсутствии сигналов на входах мультиплексора 10 единичный сигнал с его выхода разрешает счет импульсов генератора 7 в счетчике 8 и удерживает в нулевом состоянии распределитель 9. Счетчик 8 после включения генератора 7 последовательно через мультиплексоры 10 и 11 опрашивает триггеры 4-6 соответственно.

30 Каналы, передающие информацию, выставляют требования по входам 1, информацию в последовательных ходах — по входам устройства. Каналы, требующие выдачи информации, выставляют требования по входам 2.

При этом в единичное состояние устанавливаются соответственно триггеры 4 и 5. а триггеры 6 информации — в единичные или нулевые состояния в зависимости от логических значений (О, 1) бит информации, Триггеры 4 передающих каналов, например нечетные, триггеры 5 принимающих каналов — четные, соответственно, адреса каналов, формируемые счетчиком 8 при опросе

5 6 триггеров 4 и 5 для передающих и принима- определяется некоторым установочным коющих каналов отличаются значением млад- дом, поступающим по входу 24 на блок 18 шего разряда адреса. В зависимостй от сравнения, начало массйва отМечается котого, какой из текущих триггеров ч. или 5 дом маркера, который декодирует@ядешифопрашивается счетчиком 8, устройство вы- 5 ратором17, Дотого момента,-пока-для и-rp полняет режимы сброса или выдачи инфор- канала маркер не прййят, на"выходедешифмации соответственно. При этом ратора 18 сформирован единичный сигнал. демультиплексор 12 по текущему адресу Для адресов передающих каналов мультисчэтчика 8 выбирает соответствующий триг- плексор 31 подключен к входу дешифратора

rep 4 и 5 для установки его в нуль. Демуль- 10 17, поэтому на выходе мультиплексора 31 типлексор 13 подключает к своему входу формируется также единичный сигнал, кототолько группу выходов, соответствующую рый подается на первый вход сумматора 32 адресам каналов, передающих информа- и открывает коммутатор 33. Сумматор блок цию. Демультиплексор 14 подключает к сво- 32 прибавляет единицу к числу, накапливаему входу только группу выходов, 15 емому в регистре 34, которое подается на соответствующую адресам каналов, требу- другие входы сумматора 32. Сумма с выхоющих выдачи информации, Демультиплек- дов сумматора 32 через коммутатор 33 посор 15 для адресов передающих каналов ступаетна входы регистра 34ификсируется устанавливает на группе своих выходов ре- в ячейке, адресуемой счетчиком 8 по входу жим записи информации, а для адресов за- 20 Wýòoro регистра, сигналом распределителя прашивающих каналов — режим считывания 9, который подается на С-вход регистра 34. информации. Укаэанная сумма считывается на этой же

При опросе, например, сработанного ячейки регистра 34, адресуемой счетчиком 8 триггера 4 на выходе мультиплексора 10 повходу Врегистра34,ипоступаетна входы формируется нулевой сигнал, останавлийа- 25 сумматора 32 для модификации в следуюющий счетчик 8 и запускающий распредели- щих циклах работы распределителя 9 и т.д. тель 9. На выходах счетчика 8 Таким образом, в следующих циклах расустанавливается адрес n-ro передающего пределителя 9 при поступлении бит инфорканала. Бит информации с выхода триггера мации n-ro канала производится запись . 6 через мультиплексор 11 подается на вход 30 нового числа бит в соответствующую ячейку блока 16. Распределитель 9 в зависимостй регистра 34, После получения всех бит марот управляющего сигнала на его входе фор- кера, соответствующего началу массива ин. мируетдвациклауправле ия; короткий или формации п-го канала; на выходе. длинный. При коротких циклах происходит дешифратора 17 формируется нулевой сиг. накапливание последовательных бит ин- 35 нал, который закрывает коммутатор 38, При формации по данному принимаемому кана- этом, в соотве гствующую ячейку регистра лу до параллельного байта, при длинных 34 записывается нулевое число-началосчециклах — запись накопленного байта инфор- та числа бит принимаемого массива данных. мации в блок 22 памяти. Первый импульс .: распределителя 9 поступает на демультип- 40 Третий импульс дешифратора 26 paclleKcop 13, группа выходов которого, соот- пределителя 9 через элемент И 29 опрашиветствующая адресам передающих веет выход дешифратора 20 байтов, на каналов, подключена через согласующий который подаются три младших разряда с резистор к источнику питания, Поэтому на выходов регистра 34 блока 19, Если по дан-. соответствующем выходе демультиплексо- 45 ному и-му каналу байт информации не нара 13 формируется импульс, который обес- коплен (три младших разряда адреса блока пеЧивает запись первого бита 19 не приняли единичное значение), то на информации n-ro канала в ячейку блока выходедешифратора20установленединич16 памяти, адресующую по выходу Ю ный сигнал. Этот сигнал открывает элемент счетчиком 8. Второй импульс распреде- 50 И 29 и третий импульс с дешифратора 26 лителя 9 подается на тактовый вход эд- : через элемент ИЛИ 30 подается на вход ресного блока 19.. В блоке 19 демультиплексора 12, скоммутированного мультиплексор 31, сумматор 32, коммута- счетчиком8к R-входутриггера4-п,итриггер тор 33 и регистр 34 образуют мйогока- 4-и устанавливается в нуль. При этом снова нальный счетчик числа бит и 6айтов 55 формируется единичный сигнал на выходе каждого передающего и принимаемого мультиплексора 10, который включаетсчетканала. Подсчет числа бит и байтов про- чик 8 для последующего опроса и устанавизводится следующим образом, Инфор- ливает в нуль счетчик 25 распределителя 9. мация от каналов поступает в виде Описанный процесс опроса триггеров 4-6 массивов определенной длины, которая повторяется. Суммарное времяопросатриг 1753482

10

20

45

50 геров 4 — 6 с учетом времени длинного цикла распределителя 9 меньше длительности периода между требованиями, выставляемыми каналами по входам 1-3, что исключает потери информации при ее приеме и обработке. Накопление бит и-го канала в соответствующей ячейке блока 16 памяти, адресуемой счетчиком 8, обеспечивается за счет обратной связи с выходов блока 16 на группу его информационных входов, сдвинутых на один разряд. При этом, каждый последующий бит сдвигает предыдущий бит по разрядам данной ячейки до накопления в этой ячейке байта информации и-го канала. После накопления байта информации иго канала в блоке 16 памяти на выходе дешифратора 20 байтов устанавливается нулевой сигнал, который закрывает элемент

И 29 распределителя 9. В этом случае распределитель 9 выполняет длинный цикл управления, и третий импульс его дешифратора 26 не обнуляет триггер 4-п, Бит информации с выхода блока 16 памяти подается на D-входы блока 22 памяти, на адресные входы которого подается адрес с выходов старших разрядов счетчика 8 и с выходов старших разрядов блока 19, При этом старшие разряды счетчика 8 определяют базовый адрес области памяти для и -го канала, а старшие разряды блока 19 — номера байтов, записываемых или считываемых из этой области памяти. На входИ//R блока

22 памяти подается управляющий сигнал записи с выходов демультиплексора 15; который определяется адресами передающих каналов. Четвертый импульс распределителя 9 поступает на формирователь 21 импульса обращения к блоку 22 памяти и байт информации и-го канала записывается в этот блок. Пятый имйульс распределителя 9 не изменяет состояния выходов демультиплексора 14, так как на его адресные входы воздействуют адреса передающих каналов.

Шестой импульс распределителя 9 через элемент ИЛИ 30 и демультиплексор 12 устанавливает в нуль триггер 4-п и описанный процесс повторяется. При опросе, например, сработайного триггера 5-и устройство переходит в режим выдачи ранее принятой для данного канала информации. При этом аналогично описанному на выходах счетчика 8 устанавливается адрес и-го принимающего канала и запускается распределитель

9, работа которого аналогична описанной.

Первый импульс распределителя 9 не изме- 5 няет состояние выходов демультиплексора

13, так как на его адресных входах действует адрес принимаемого канала. В блоке 19 мультиплексор 31 при подаче íà его адресные входы принимаемого канала переключается в с выхода дешифратора 17 на вьгход блока 18 сравнения, Единичный сигнал с инверсного выхода блока 18 подается через мультиплексор 31 на вход сумматора 32, и второй импульс распределителя 9 увеличивает на единицу содержание и-й ячейки регистра 34, адресуемой счетчиком 8.

Аналогично третий импульс дешифратора

26 распределителя 9 опрашивает дешифратор 20 байтов и в случае, если адрес блока

19 не соответствует числу бит в байте, распределитель 9 выполняет короткий цикл управления, после которого триггер 5-и устанавливается в нуль, Если младшие разряды адреса блока 19 установлены в единичное состояние, то дешифратор 20 закрывает элемент И 29 и распределитель 9 выполняет длинный цикл управления, В этом случае демультиплексор 15 по адресу принимающего канала формирует на выходе сигнал чтения информации, поступающий на вход

W/R блока 22 памяти. Четвертый импульс распределителя 9 через формирователь 21 обеспечивает считывание байта информации из блока 22 памяти по адресу; который также определяется старшими разрядами блока 19 и счетчика 8. Считанный байт подается в регистр 23-п, выбираемый демультиплексором 14. Причем пятый импульс распределителя 9 обеспечивает запись байта в указанный выходной регистр 23-и. Шестой импульс распределителя 9 аналогично описанному устанавливает в нуль триггер

5-и и описанный процесс повторяется. По количеству требований, выставляемых при- нимающим каналом, он определяет положение считываемых байтов в массиве информации, После считывания всех байтов массива и-го канала на выходе адресного блока 19 устанавливается код, совпадающий с установочным кодом входа 24. При этом с выхода блока 18 сравнения выдается нулевой сигнал и аналогично описанному, в текущем цикле распределителя 9 соответствующая ячейка в блоке 19 обнуляется, à и-й канал производит повторный прием массива информации, Многократное считывание и прием массивов информации и-м каналом и сравнение соответствующих байтов в нем обеспечивает требуемую достоверность передачи информации, В устройстве чередование режимов приема, обработки и выдачи информации определяется последовательностью требонаний от каналов. При этом обеспечивается прием информации в последовательных кодах с преобразованием ее в параллельные коды и выдача каналами информации в параллельных кодах. Произвольное чередова1753482

9 ние требований от передающих и принима- . ми; информационными входами первого деющих каналов позволяет сократить время шифратора и второго блока памяти, входы . доведения информации до пользователя, первой группы блока сравнения являются повышает быстродействие устройства в- установочными входами устройства, выход. процессе обмена информацией. 5 блока сравнения и первого дешифратора со. Ф о р м у л а и з о б р е т е н и я::-. единены соответственно с первым и вторым

1, Многоканальное устройство для сбо- управляющими входами блока контроля адра, обработкй и выдачи информации, содер- .:. реса, выхода которого подключены к входам жащее генератор импульСов; .. второй груйпы блока сравнения, адресным распределитель импульсов, первый мульти- 10 входам второй группы второ..о блока памяплексор, выходкоторого соединен спервым ти, и информационныи входам второго девходом первого блока памяти, счетчик, вы- шифратора, выход которого соедйнен с ходы которого подключены к соответствен- управляющим входом распределителя, вын ым адресным входам первого ходы четвертого демультиплексора объедимультиплексора, управляющим входам пер- 15 нены и подключены к второму входу второго вого блока памяти, дешифрэтора, блок срав- - блока памяти выходы которого соединены с нения, регйстры, формирователь информационными входами соответствуюимпульсов, о т л и ч а ю щ е е с я тем; что, с щих регистров, выходы третьего демультипцелью повышения быстродействия, в него " лексора соединены с синхронизирующими введены группы триггеров, второй мульти- 20 входами соответствующих регистров, выхо-, плексор, второй блок памяти, демультип- ды которых являются выходамиустройства, лексоры, блок контроля адреса, выход — входы триггеров первой группы и синхронигенератора импульсов соединен с вхоДами зирующие входы триггеров третьей группы первых счетчиков и распределителя, выхо- объединены и являются первыми информады триггеров йврвой и второй группы соеди- 25 ционными входами устройства, информацинены с . соответствующими онные входы триггеров третей группы информационными входами второго муль- являются входами устройства, выходы пер-: типлексора, выходытриггеровтретьей груп- вого демультиплексора соединены С соотпы соединены с соответствующими ветствующими установочными входами информационными входами перзого муль- 30 триггеров первой и второй группы, входы типлексора, выходы первого счетчика под- триггеров второй группы являются вторыми ключены к адресньгм входам второто информационными входами устройства, мул ьтийлексора, первого, второго, третьего и четвертого демультиплексоров и блока 2.Устройствопоп.1.отл ичающее- . контроля адреса, установочным входам пер- 35 с я тем, что блок контроля адреса содержит . вого блока памяти, адресным входам пер- мультиплексор, сумматор,"коммутатор и ревой группы второго блока памяти, адресным гистр; выход мультиплексора соединен с входам первой группы второго блока памя- первым входом сумматора и управляющим . ти, выход второго мультиплексора соединен входом коммутатора, входы сумматора сое. с установочными входами счетчика и рас 40 динены с входами коммутатора, выходы пределителя, первый выход которого под- коммутатора подключены к информацйонключен к информационному входу второго ным входам регистра, выходы которого соедемультиплексора, второй выход распреде.- динены входами первой группы сумматора лителя гюдключен к.синхронизирующему и являются выходами блока, входы второй . входу блока контроля адреса, третий выход 45 группы сумматора объединены с шиной исчерезфорМировательимпульса — к первому точника питания, первый и второй входы входу второго блока памяти, четвертый и мультиплексора являются соответственно пятый выходы соединены соответственно с первым и вторым управляющими входами информационными входами третьего и пер-: блока, адресные входы мультиплексора и вого демультиплексоров, выходы второго 50 управляющие входы первой и второй групп демультиплексора объединены к синхройи- регистр объединены и являютСя адреснызирующему входу первого блока памяти, вы- ми входами блока, синхронизирувщий вход . ходы которого соединены со своими регистра является синхронизирующим вхоодноименнйми информационными входа- дом блока.

1753482

g acr(3

«/1/

1753482

Составитель З,Низамутдинова

Редактор Л.Гратилло - Техред М.Моргентал Корректор Н. Милюкова

Заказ 2769 Тираж . Подписное

ВНИИПИ Государственного комитета но изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r, Ужгород, ул,Гагарина, 101