Устройство цикловой синхронизации блочных кодов

Устройство цикловой синхронизации блочных кодов

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 Н 04 1 7/08

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТ(ЗРГКОМУ СВИДЕТЕЛЬСТВУ

"" ® ЖВЯЕц

ИЬЩ4ф-,ри,; (61) 1688434 (21) 4848939/09 (22) 09.07.90 (46) 07.08.92. Бюл. %29 (71) Ленинградский институт авиационного приборостроения и Всесоюзный научно-исследовательский институт телевидения (72) В.Ю.Васильев, Б.M.Ïåâçíåð, В.M.Ñìèðнов, В.Я.Сорин и Р,И,Шутин (56) Авторское свидетельс;.во СССР

N. 1688434, кл. Н 04 1 7/00, 1989, (54) УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ БЛОЧНЪ|Х КОДОВ (57) Изобретение относится к промышленности средств связи и может быть использовано при построении устройств цикловой синхронизации в системах передачи информации, преимущественно в системах передачи цифровой телевизионной информации.

Цель изобретения — уменьшение времени

„„SU „„1753614A2 вхождения в синхронизм, Устройство цикловой синхронизации блочных кодов содержит блок 1 разделения сигналов, дешифратор 2, анализатор 3 кодовых комбинаций (КК), блок 4 определения нарушения чередования инвертируемых КК, элемент

ИЛИ-НЕ 5, распределитель 6 циклов, формирователь 7 сдвига фазы, блок 8 управления и блок 9 выбора шага коррекции распределителя. При поступлении ошибок блок 8 управления посредством формирователя 7 изменяет коэффициент деления распределителя с 9 на 10, чем достигается сдвиг цикловой синхронизации на один такт. При этом блок 8 управления посредством блока

9 выбора шага коррекции распределителя устанавливается в состояние, соответствующее поступлению N - 1 ошибки. В последующем каждая вторая ошибка производит сдвиг синхронизации на один такт. 5 ил.

1753614

Изобретение относится к промышленности средств связи, может быть использовано при построении устройств цикловой синхронизации в системах передачи информации, преимущественно в системах передачи цифровой телевизионной информации, и является усовершенствованием изобретения по авт.св. Ф 168834, Известно устройство цикповой синхронизации блочных кодов, содержащее блок разделения сигналов, дешифратор, анализатор кодовых комбинаций, олок определения нарушения чередования инвертируемых кодовых комбинаций, элемент ИЛИ вЂ” НЕ, распределитель циклов, формирователь сдвига фазы и блок управления, причем первый выход блока разделения сигналов соединен с первым входом дешифратора. второй его выход соединен с первыми входами распределителя циклов и формирователя сдвига фазы и вторым входом дешифратора, первый выход которого является выходом устройства, а второй выход соединен с первым входом анализатора кодовых комбинаций, второй вход которого объединен с вторым входом блока определения нарушения чередования инвертируемых кодовых комбинаций, третьим входом дешифратора, первым входом блока управления и подключен к первому выходу распределителя циклов, первый выход анализатора кодовых комбинаций соединен с первым входом блока определения нарушения чередования инвертируемых кодовых комбинаций, выход которого соединен с первым входом элемента ИЛИ/НЕ, второй вход которого соединен с вторым выходом анализатора кодовых комбинаций, а выход соединен с вторым входом блока управления, выход которого соединен с вторым входом формирователя сдвига фазы, третий вход которого соединен с вторым выходом распределителя циклов, а выход соединен с вторым входом распределителя циклов, Недостатком данного устройства является сравнительно большое время вхождения в синхронизм, в частности для телевизионного цифрового сигнала, принятого в МККР, это время составляет 0,1 длительности строки (Тстр). Это объясняется тем, что каждый сдвиг цикловой синхронизации в распределителе циклов, осуществляемый формирователем сдвига фазы. происходит после прихода девяти ошибок в блок управления, поскольку каждая девятая ошибка одновременно со сдвигом фазы распределителя циклов устанавливает блок управления всегда в нулевое начальное состояние, торого начинается накопление ошибок, обусловленных сбоем цикловой синхронизации, и максимальное число сдвигов рас35 пределителя циклов до восстановления цикловой синхронизации изменяется с Al . (где m — число разрядов выходного параллельного кода) при первом сбое на 2 при последующих сбоях в пределах между дву40 мя синхросигналами.

На фиг.1 представлена структурная электрическая схема устройства цикловой синхронизации блочных кодов; на фиг.2— варианты выполнения дешифратора, анализатора кодовых комбинаций, блока опредепения нарушения чередования инвертируемых кодовых комбинаций, элемента ИЛИ вЂ” НЕ; на фиг.3 — варианты выполнения распределителя циклов, формирователя сдвига фазы, блока управления и блока выбора шага коррекции распределителя; на фиг.4 и 5 — временные диаграммы, поясняющие работу устройства цикловой синхронизации блочных кодов.

Устройство цикловой синхронизации блочных кодов содержит блок 1 разделения сигналов, дешифратор 2, анализатор 3 кодовых комбинаций (KK), блок 4 определения

3 нарушения чередования инвертируемых кодовых комбинаций (ИКК), элемент WIN — НЕ

Целью изобретения является уменьшение времени установления цикловой синхронизации, Указанная цель достигается тем, что в устройство введен блок выбора шага коррекции распределителя, при этом дополнительный выход анализатора кодовых комоинаций соединен с первым дополнительным входом блока управления, к двум другим дополнительным входам которого подключены соответствующие выходы блока выбора шага коррекции распределителя, к входам которого подключены выход элемента ИЛИ-НЕ и дополнительный выход блока управления.

Введение блока выбора шага ксррекции распределителя, связей между ним и другими блоками устройства, а также наличие дополнительного выхода с анализатор ." кодовых комбинаций, дополнительно формирующего информацию о наличии синхрослова, позволило устанавливать цикловую синхронизацию, используя не только статистические характеристики цифрового кода, но и имеющиеся в коде синхросигналы. При этом уменьшение времени установления цикловой синхронизации, времени вхождения в синхронизм, обусловлено тем, что благодаря блоку выбора шага коррекции распределителя изменяется на,.-чальное состояние блока управления, с ко1753614

5, распределитель 6 циклов, формирователь .. работу как по (N + 1)-й ошибке. Таким обра7 сдвига фазы, блок 8 управления и блок 9 зом первый сдвиг цикловой синхронизации выбора шага коррекции распределителя. после начального состояния происходит поПри этом в состав дешифратора 2 входят . сле приема N ошибок, а последующие — посдвиговой регистр 10, параллельный ре- 5 сле приема каждой второй ошибки, гистр 11, программируемый постоянный за- Выделенный анализатором 3 КК сигнал, сопоминающий блок 12 (ППЗБ) и ответствующий приходу синхросигнала, успараллельный регистр 13, в состав анализа- тановит счетчик блока 8 управления в режим тора 3 КК гходят ППЗБ 14 инвертируемых и параллельного приема, а через блок 9 выбозапрещенных кодовых комбинаций (ИКК и 10 ра шага коррекция распределителя устаноЗКК) и блок 15 памяти, в состав блока 4 вит счетчик 22 блока 8 управления в опр".,„еления нарушения чередования ИКК исходное состояние, когда все разряды входят 1К триггер 16, элемент ИСКЛЮЧАЮ- счетчика находятся в "0" (нулевое состоя. ЩЕЕ ИЛ 4 17, элемент NCKJlIO×ÀÞÙEE ние). Этим обеспечивается помехоэащиИЛИ 1i3, элемент ИЛИ вЂ” НЕ 19, в состав рас- 15 щенность цикловой синхронизации. В пределителя 6 циклов входят. делитель 20 и дальнейшем цикл работы повторяется. инвертор 21, в состав блока 8 управления Входной сигнал поступает на вход бловходят счетчик 22, элементы ИЛИ вЂ” НЕ 23 и ка 1 разделения сигналов, усиливается, нор24, элемент ИЛИ-НЕ/ИЛИ 25 и элементы . мализуется по амплитуде и поступает на

ИЛИ вЂ” HE 26 и 27, в состав блока 9 выбора 20 вход сдвигового регистра 10 дешифратора шага коррекции распределителя входят зле- 2. Запись информации в сдвигбвой регистр мент ИЛИ вЂ” НЕ 28 и инверторы 29 и 30. дешифратора 2 происходит по положительУстройство цикловой синхронизации ному фронту тактовой частоты. По положиблочных кодов работает следующим обра- тельному фронту частоты, получаемой в зом. 25 распределителе 6 циклов йутем деления деВ исходном состоянии, когда отсутству- лителем 20 тактовой частоты на девять и ют сбои цикловой синхронизации, счетчик передаваемой через инвертор 21, происхо22 блока 8 управления находится в нулевом дит запись информаций из сдвигового регисостоянии. При сбое цикловой синхрониза- стра 10 в параллельный регистр 11, откуда ции анализатор 3 КК в параллельном коде и 30. 9-битный параллельный код поступает в

В, поступающемс второго выхода дешифра- . ППЗБ 12 дешифратора 2 и ППЗБ 14 аналитора 2, выделяет факт наличия запрещен- затра 3 КК,ППЗБ 12 запрограммирован так, ных комбинаций или с помощью блока 4 что входным словам 9В ставятся в соответобнаружения чередования ИКК факт нару- ствие выходные слова 8В, которые передашения чередования инвертируемых кодо- 35 ются через параллельный регистр 13 на вых комбинаций и на элементе 5 ИЛИ вЂ” HE выход устройства. ППЗБ 14 анализатора 3 формирует сигнал ошибки, который посту- КК запрограммирован так, что из всех поступает.в блок 8 управления и блок.9 выбора. пающих на его вход комбинаций выделяет шага коррекции распределителя. Счетчик сигнал, соответствующий комбинации FF, в

22 блока 8 управления считает до N ошибок, 40 момент прихода синхрослова цикловой синпри этом вырабатывает сигнал, разрешаю- .хронизации FF 00 00 XY. Этот сигнал в щий прохождения следующей (N + 1)-й виде положительного импульса с выхода ошибки на вход формирователя 7 сдвига элемента15памяти(дополнительный выход фазы, Формирователь 7 сдвига фазы выра- блока 3) поступает на элементы ИЛИ-НЕ 26 батывает сигнал, который сдвигает распре- 45 и 27 блока 8 управления и с их выходов в делитель 6 циклов на один такт; видеотрицательныхимпульсЬвнавходыупОдновременно после прихода N ошибок равления $1 и $2 счетчика 22. счетчик блока 8 управления переводится в Одновременно отрицательный импульс режим параллельного приема, (N + 1)-я с выхода элемента 27 ИЛИ вЂ” НЕ дважды иношибка через блок 9 выбора шага коррек- 50 - вертируется на элементах НЕ 29 и ИЛИ-НЕ ции распределителя поступает на входы па- 28 блока 9 выбора шага коррекции распрераллельного приема счетчика 22 блока 8 делителя и, поступая на вход элемента управления таким образом. что устанавли- ИЛИ-НЕ 23, разрешает прохождение имваетего в состояние, соответствующеепри-. пульса частотй с выхода йнвертора 21 расему ({ч - 1)-й ошибки, а сам счетчик 55 пределителя 6 циклов, поступающего на переводится в режим прямого счета. Следу- .второй вход элемента ИЛИ вЂ” НЕ 23. Импульс ющая, т.е. (N+ 2)-я ошибка, переведет счет- с его выхода подается на С-вход счетчика 22 чик блока 8 управления в состояние, блока 8управления, и поскольку счетчик в соответствующее приему N ошибок, а по (Й даннйй момент находится в режиме парал+ 3)-й ошибке работа устройства повторяет лельного приема, а на его 0-входах установ1753614 лены уровни логического "0", сигнал ошибки с выхода элемента НЕ 30 отсутствует, счетчик 22 сбрасывается в состояние "О" по всем выходам. Это состояние является исходным, При этом счетчик 22 переводится в режим прямого счета, так как на его входах управления установлены потенциал "1" на

S2 и потенциал "О" íà S1, который определяется двойным инвертированием сигнала с выхода Q3 счетчика 22 на элементах Н Е 24 и ИЛИ вЂ” НЕ 26, ППЗБ 14 анализатора 3 КК, кроме комбинации FF, выделяет из поступивших на его вход комбинаций запрещенные комбинации или инвертируемые комбинации 6/3, 3/6, информация о которых записывается в элемент 15 памяти. Появление уровня логической "1" на втором выходе элемента 15 памяти свидетельствует о приеме запрещенной комбинации, которая через элемент ИЛИ-НЕ 5, как сигнал ошибки, поступает на выход. Определение правильности чередования инвертируемых комбинаций 6/3 и 3/6 осуществляется с помощью IK-триггера 16 и элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 17 и 18. При наличии на входе устройства комбинаций 5/4 или 4/5 на обоих первых выходах элемента 15 памяти Q2 и Q3 существуют уровни логической

"1" и, таким образом, объединенные по ИЛИ на элементе ИЛИ-НЕ 19 выходы элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ 18 и 17 независимо от состояния IK-триггера 16 дают также уровень логической "1", Состояние элемента 15 памяти записывается в триггер 16 по фронту импульса распределителя 6 циклов. Допустим, что последней была комбинация 6/3, тогда триггер 16 по выходу Q будет в состоянии "1". Если следующая пришедшая комбинация будет 3/6, то появление "О" на выходе Q 2 элемента 15 памяти (фиг.4б) не изменит состояния триггера 16 (фиг.4г), поскольку он опрашивается тем же импульсом, что и элемент 15 памяти (фиг.4а), а информация на его вход придет с задержкой. Поэтому, как показано сплошной линией на временных диаграммах (фиг.4д), состояние объединенных на элементе 19 выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ

18 и 17 не изменится. По окончании комбинации 3/6 оба выхода элемента 15 памяти перейдут в состояние "1", но при этом по положительному фронту следующего импульса распределителя 6 циклов триггер 16 (фиг.2) успеет перейти в состояние "О" (фиг.4г) и будет сохранять его до прихода комбинации 6/3 «фиг.4б). Таким образом, чередование комбицаций 6/3 и 3/6 сохраняет постоянный "О" на выходе элемента

ИЛИ-НЕ 19. Нарушение этого чередования приведет к появлению положительного импульса (фиг.4д) на выходе элемента ИЛИНЕ 19, который поступает на элемент ИЛИНЕ 5, Если ошибки отсутствуют, то счетчик

22 блока 8 управления находится в исход5 ном состоянии, поскольку импульсы.на Свход не поступают благодаря запрету на элементе ИЛИ-НЕ 23 сигналом с выхода элемента ИЛИ вЂ” НЕ 5, прошедшим инверсию на элементе 28, При этом блок 8 управления

10 не влияет на работу, делителя 20 распределителя 6 циклов, а сам счетчик 22 блока 8 управления находится в установленном режиме прямого счета. Положительные импульсы ошибок, поступающие с выхода

15 инвертора30 на вход элемента ИЛИ вЂ” НЕ 28 блока 9 выбора шага коррекции распределителя, разрешают прохождение импульсов от распределителя 6 циклов через элемент

ИЛИ-НЕ 23 на С-вход счетчика 22 блока 8

20 управления, После прихода восьмой ошибки счетчик 22 перейдет в ссотояние "1" по выходу О 3, при этом на входах элементов

ИЛИ вЂ” НЕ 26 и 25 с задержкой т относительно импульса ошибки (фиг.5в) установится

25 отрицательный потенциал (фиг.5г), который разрешает прохождение отрицательных импульсов ошибок (фиг.5в) на выход элемента

WIN-НЕ/ИЛИ 25(фиг.5д, е), Но эти импульсы не влияют на работу счетчика 22 блока 8

30 управления и делителя 20 распределителя 6 циклов,. поскольку приходят с запаздыванием относительно импульса делителя 20 (фиг.5а) и переднего фронта импульса на

С-входе счетчика 22 (фиг,56).

35 Девятая ошибка в виде отрицательного импульса (фиг.5е) поступает íà S-вход триггера (фиг.5e) формирователя 7 сдвига фазы и устанавливает на его выходе Q положительный потенциал по фронту импульса так40 товой частоты, Этт потенциал поступает на

DR-вход делителя 20 распределителя циклов 6 (фиг.3) и по следующему положительному фронту тактовой частоты дополнительная единица запишется на вы45 ход Q7 делителя 20, поэтому состояние "1" сохранится на выходе Q0 делителя 20 не восемь, а девять тактов и коэффициент деления делителя 20 будет равен 10, что ведет к сдвигу цикловой синхронизации на один

50 такт. Одновременно приход девятой ошибки переводит счетчик 22 блока 8 управления (фиг.3) в режим параллельного приема, так как на входах $1 и $2 устанавливаются уров55 ни логического "О". Поскольку на входы ОО, D1Ä D2 при этом заведен инверсный сигнал ошибки(логическая "1") с выхода инвертора

30, то по фронту импульса на С-входе счетчика 22 сам счетчик 22 будет установлен в состояние, соответствующее приему семи

9 1753614 10

94 о

Зло ошибок (0111 по выходам Q3, Q2, Q1, Q0), одновременно в исходное состояние вернется триггер формирователя 7 сдвига фазы.

В дальнейшем каждая вторая ошибка будет осуществлять сдвиг цикловой синхронизации, так как первая ошибка переведет счетчик 22 блока 8 управления в состояние

8 и подготовит устройство цикловой синхронизации к срабатыванию, а работа схемы по второй ошибке идентична описанной работе по девятой ошибке. Установка цикловой синхронизации по второй ошибке обусловлена тем, что информация об ошибке возникает с запаздыванием на один период частоты распределителя 6 циклов по сравнению с моментом ее записи в элемент 15 памяти анализатора 3 КК. Поэтому даже после правильной установки цикловой синхронизации возможен приход одной ошибки, возникающей непосредственно перед установкой цикловой синхронизации. Эта ошибка может вывести систему из цикловой синхронизации и поиск придется вести снова. При сдвиге синхронизации пришедшая с опозданием ошибка лишь подготовит устройство к сдвигу, нс синхронизация сохранится, если до прихода цифрового синхросигнала не возникнет ошибки в кана5 ле связи. Пришедший на гасящем строчном интервале сигнал FF установит устройство цикловой синхронизации в исходное состояние.

10 Формула изобретения

Устройство цикловой синхронизации блочных кодов по авт.св. М 1688434, о т л ич а ю щ е е с я тем, что, с целью уменьшения времени установления цикловой синхрони15 зации, введен блок выбора шага коррекции распределителя, при этом дополнительный выход анализатора кодовых комбинаций соединен с первым дополнительным входом блока управления, к двум другим дополни20 тельным входам которого подключенй соответствующие выходы блока выбора шага коррекции распределителя, к входам которого подключены соответственно выход элемента ИЛИ-НЕ и дополнительный выход

25 блока управления.

1753614

1753614

On)ac. а

Вью

ЭЛ-тл алиЛтИ 5

ВЬ хюЭ эл-тл ллюти ц .

В.а

ЯТМЫ6 г

Фиа. 4 с- е.а счетчоке

92 мнп.

Оао Хкц

ВыхоЭ эл- гла

2Г

Редактор С. Пекарь

Заказ 2776 Тираж / Подписное

ВНИИПИ Государственного комитета rio изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-.35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Оиру. рлснелю

20 Q. в"а

ЭЛ- мо6

О,88 аь! х а эл-ва ) 26

Составитель В, Смирнов

Техред M.Moðãeíòàë Корректор И. Шулла