Приемник сигналов трехкратной фазовой манипуляции

Приемник сигналов трехкратной фазовой манипуляции

Иллюстрации

Показать все

Реферат

 

Сущность изобретения: приемник содержит фазовые детекторы 1, 2, 3, 4, 5, 6, логические блоки 7, 16, 19, дешифратор 8, опорный генератор 9, пять фазовращателей 10, фильтр 11, сумматоры 12, 17, блок 18 разового пуска,перемножители 13,14, блок 15 синхронизации. 1 з.п.ф-лы, 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (s>)s Н 04 (27!22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ь

° °

° ° ь

{61) 1492486 (21) 4883660/09 (22) 16 11 90 (46) 07.08.92. БюлМ29 (72) И.Б.Давыдов, В.Н, Игнатенко и А,В;Товарницкий (56) Авторское свидетельство СССР

М 1492486, кл. Н 04 1 27!22, 1987.,, S U, 1753618 А2.т

Г (54) ПРИЕМНИК СИГНАЛОВ ТРЕфРАТНОЙ ФАЗОВОЙ МАНИПУЛЯЦИЙ (бт) Сущность изобретения: Ирйемния содержит фаэовые детекторы 1, 2, 3, 4; 5, 6, логические блоки 7, 16, 19, дещифратор 8, опорный генератор 9, пять фазовртащателей

10, фильтр 11I. сумматоры 12..17, блок 18 разового пуска перемножйтели 13, 14. блок

15 синхронизации, 1 э.п.ф-лы,4 ил.1753618

Изобретение относится к технике электросвязи, может использоваться в системах радиоСвязи, радиотелеметрии и передачи данйых и является усовершенствованием известного устройства по авт.св, К.

1492486, Известен приемник сигналов трехкратной фазовой манипуляции, содержащий шесть фазовых детекторов, два логических блока, дешифратор, опорный генератор, пять фазовращателей, фильтр, два сумматора, два перемножителя и блок синхронизации.

Недостаток данного устройства -- низкая достоверность приема эа счет возможной ошибки при определении рассогласования фазы принимаемого сигнала и сигнала опорного генератора.

Цель изобретения — повышение достоверности приема за счет повышения точности оценкй величины рассогласования фазы . принимаемого сигнала и сигнала опорного генератора;

Поставленная цель достигается тем, что приемник сигналов трехкратной фаэовой манипуляции, содержащий шесть фазовых детекторов, объединенные входы которых подключены к входу приемнйка, опорный генератор, выход которого подключен к объединенным входам пяти фазовращателей и второму входу пятого фазового детектОра, выходы фазовращателей присоединены с вторым входам фазовых детекторов, выходы первого — четвертого фазовых детекторов подключены к соответствующим входам первого логического блока и четырем входам второго логического блока, пятый и шестой вход которого присоединен к первому и второму выходу блока синхронизации, вход которого присоединен к входу приемника, выходы первого логического блока присоединены к соответствующим входам дешифратора, первый м второй выход которого подключен соответственно к первым входам первого и второго перемножителей, второй вход первого перемножителя присоединен к выходу пятого фазового детектора, а второй вход второго перемножителя присоединен к выходу шестого фазового детектора, выход первого и второго перемножителей присоединены соответственно к первому и второму входу первого сумматора, выход которого подключен к входу фильтра, выход которого присоединен к первому входу второго сумматора, в арой вход которого присоединен к выходу второго логического блока, выход второго сумматора подключен к входу опорного генератора, дополнительно содержит блок фазового пуска и третий логический блок, причем выходы первого логического блока соответственно соединены с входами блока фазового пу ка и входами третьего логического блока. выход

5 цикловой синхронизации и тактовый выход блока фазового пуска подключены соответственно к входам цикловой и тактовой синхронизации третьего логического блока, первый, второй, третий выходы которого яв10 ляются выходами приемника, а четвертый .выход соединен с третьим входом сумматора.

Блок фазового пуска предназначен для определения начала и конца кодовой комбинации блочного кода и реализуется на основе известных схем.

Третий логический блок предназначен для оценки достоверности принимаемой информации и выдачи разрешающего сигнала

20 на изменение фазы выходного сигнала опорного генератора, Третий логический блок состоит из дешифратора, трех декодеров, трех реверсивных счетчиков и элемента И.

25 Дешифратор предназначен для формирования кодовых комбинаций для трех различных каналов трехкратной фазовой манипуляции, реализуется на основе известных схем.

Декодер предназначен для декодирования принимаемой кодовой комбинации с обнаружением ошибок кратности t = d>t - 1, где Oman минимальное кодовое расстояние.

Реализуется на основе известных схем.

Реверсивный счетчик предназначен для подсчета числа ошибочно принятых кодовых комбинаций. Реализуется на основе известных схем.

Элемент И предназначен для формиро40 вания сигнала считывания для первого сумматора. Реализуется на основе известных схем.

Сущность изобретения состоит в повышении достоверности приема информации

45 за счет повышения точности оценки величины рассогласования по фазе принимаемого сигнала и сигнала опорного генератора.

На фиг.1 представлена структурная электрическая схема предлагаемого прием50 ника; на фиг.2 — блок синхронизации; на фиг.З вЂ”; на фиг.4 —. третий логический блок. . Приемник сигналов трехкратной фазовой манипуляции содержит (фиг.1) шесть

55 фазовых детекторов 1 - 6, первый логический блок 7, дешифратор 8, опорный генератор 9, фазовращатели 10, фильтр 11, первый сумматор 12, первый и второй перемножители 13 и 14, блок 15 синхронизации, второй логический блок 16, второй сумматор 17, 1753618

5 6 блок 18 фазового пуска и третий логический четыре регистра 30 — 33 сдвига, первый, блок.19, при этом выход приемника подклю- второй, третий и четвертый триггеры 34— чен к объединенным входам фазовых детек- 37, преобразователь 38 напряжения, блок торов 1-6 и блока 15 синхронизации, выход 39 элементов И 40-43, пять элементов ИЛИ опорного генератора 9 подключен через фа- 5 44 — 48, при этом выходы фазовых детектозовращатели 10 к вторым входам фазовых ров 1 — 4, подключены к соответствующим детекторов 1 — 4, 6 — к второму входу фазо- входам пороговых блоков 26 — 29, выходы

aoro детектора 5 непосредственно, выходы которых присоединены -соответственно к фазовых детекторов 1 — 4 присоединены к входам регистров 30 — 33 сдвига, тактовые соответствующим четырем входам первого 10 входы которых подключены к первому выхологического блока 7 и второй логической ду,блока 15 синхронизации, три выхода ресхемы 16, пятый и шестой входы которой гистров 30 — 33 подключены к двум входам подклю-гены соответственно к первому и соответствующихэлементов И 40 — 43, таквторому выходам блока 15 синхронизации, товые входы которых присоединены к втовосемь выходов первого логического блока 15 рому выходу блока 15 синхронизации, 7 присоединены к соответствующим входам выходы элементов И 40 — 43 подключены к блока 18 фазового пуска, третьего логиче- входамсоответствующихэлементовИЛИ44 ского блока 19 и дешифратора 8, первый и -47, выходы элементов ИЛИ 44 — 47подклювторой выходы которого присоединены к чены к первым входам соответствующих первым входам первого и второго перемно- 20 триггеров 34 — 37 и к входам пятого элемен- . жителей 13 и 14, второй вход первого пере- та ИЛИ 48 выход которого прйсоединен к р множителя 13 подключен к выходу пятого вторым входам триггеров 34-37, выходы кофазового детектора 5, а второй вход второ- торых присоединены к соответствующим го перемножителя 14 — к выходу шестого входам преобразователя 38 напряжения, фазового детектора 6, выходы первого и 25 выход которого является выходом второго второго перемножителей 13 и 14 подключе- логического блока 16. ны соответственно к первомуи второму вхо- .. Третий логический блок 19 (фиг.4) содам первого сумматора 12, выход которого держит дешифратор 49, первый, второй и подключен к входу фильтра 11, выход кото- третий декодеры 50 — 52, первый, второй и рого присоединен к первому входу второго 30 третий реверсивные счетчики 53 — 55 и элесумматора 17, второй вход которого присо-. мент И 56, при этом выходы первогологичеединен к выходу второй логической схемы, ского блока 7 присоединены к восьми

16, выход цикловой синхронизации и такто- входам дешифратора 49, первый; второй и вый выход блока 18 фазового пуска подклю- третий выходы которого подключены к вхочЕны к соответствующим входам третьего 35 дам соответственно первого, второго и логического блока 19„первый, второй и тре- . третьего декодеров 50 — 52, первые выходы тий выходы которого являются выходами которых являются выходами устройства, а устройства, а четвертый выход присоединен вторые выходы подключены соответственно к третьему входу первого сумматора 12. к входам первого, второго и третьего счет Блок 15 синхронизации (фиг.2) содер- 40 чиков 53 — 55, выходы которых присоединежит первый усилитель-формирователь 20,, ны соответственно к первому, второму и первый дйфференцирующий блок 21, счет- третьему входу элемента 56 И, выход коточик 22, умножитель 23 частоты, второй уси-(рого подключен к третьему входу первого л ител ь-форм иро вател ь 24 и второй сумматора 12, тактовые входы дешифратора дифференцирующий блок 25, при этом вход 45 49 и трех декодеров 50 — 52 присоединены приемника присоединен к объединенным .к тактовому выходу блока 18 фазового пусвходам первого усилителя-формирователя ка, выход цикловой синхронизации которо20 и умножителя 23 частоты выход которого го подключен к входам цикловой присоединен к входу второго усилителя- синхронизации первого, второго и третьего формирователя 24, выход которого подклю- 50 декодеров 50 — 52 и тактовым входам реверчен к входу второго дифференцирующего сивных счетчиков 53 — 55. блока 25, выход которого присоединен к второму входу счетчика 22, первый вход ко-, Приемник работает следующим обраторого через первый дифференцирующий зом. блок 21 подключен к выходу первого убили- 55 Пусть на вход приемника (фиг.1) пос теля-формирователя 20, первый и второй паютсигналы трехкратной фазовой манипувыходы счетчика 22 являются выходами ляции вида блока 15 синхронизации. 1

Второй лог ческий блок 16 (фиг.3) со- ® . держит четыре пороговых блока 26 — 29,:

1753618 где S< и N — известные в пункте приема соответственно амплитуда и несущая частота сигнала;

I = 13 — случайный информационный параметр сигнала; 5

, — начальная фаза сигнала.

Эти сигналы поступают на первые входы фазовых детекторов 1 — 6, на вторые входы которых поступают сигналы с выхода опорного генератора 9, через фазовращате- 10 ли 10, которые обеспечивают поворот фазы опорного колебания на требуемую величину. На выходах фазовых детекторов 1 — 4 образуются восемь различных комбинаций сигналов в зависимости от того, какое зна- 15 чение имеет информационный параметр сигнала. В первом логическом блоке 7 входная комбинация сигналов преобразуется в сигнал на одном из его выходов. В дешиф- . раторе 8 этот сигнал преобразуется в два 20 сигнала вида (< =,cos(4 к), 4

Эти сигналы поступают на первые входы первого и второго перемножителей 13 и

14, на вторые входы которых поступают сигналы с выходов фазовых детекторов 5 и 6.

На выходе первого и второго перемно- 30 жителей 13 и 14 формируются сигналы вида

О з — соз (+ — +h,р)соз();

U14 со$ (4 + Лф)з!и (л), ЯТ 1 — 1

После суммирования этих сигналов в первом сумматоре 12 образуется сигнал

О-- 2 ЛР

So .Т 40 где Лр- величина фазы, на которую необходимо подстроить фазу опорного генерато-: ра 9.

Входная последовательность импуль- 45 сов поступает также на входы первого усилителя-формирователя 20 и умножителя 23 частоты (фиг.2) в блоке 15 синхронизации.

В первом усилителе-формирователе 20 формируются импульсы с четко выражен- 50 ным фронтом и спадом, ограниченными по амплитуде. Эти импульсы поступают на вход первого дифференцирующего блока

21, который обеспечивает выделение переднего и заднего фронтов импульсов, Корот- 55 кие импульсы с выхода первого дифференцирующего блока 21 поступают на первый вход счетчика 22..

В умножителе 23 частоты входная последовательность импульсов умножается на восемь для устранения фазовой манипу- . ляции и далее поступает на вход второго усилителя-формирователя 24, Ограниченные по амплитуде импульсы с четко выраженным фронтом и спадом с выхода усилителя-формирователя 24 поступают на вход второго дифференцирующего блока

25, где происходит выделение переднего и заднего фронтов импульсов.

Короткие импульсы с выхода второго дифференцирующего блока 25 поступают на второй вход счетчика 22. Если количество импульсов, поступающих с выхода второго дифференцирующего блока 25, окажется больше, чем их может поступить на один полупериод информационного сигнала, то на выходе счетчика 22 появится сигнал переполнения в виде импульсов тактовой и утроенной тактовой частоты, что соответс. вует изменению фазы информационного сигнала. Эти импульсы формируются в счетчике 22.

Счетчик 22 имеет два выхода: на первом выходе формируются импульсы тактовой частоты, а на втором — утроенной частоты.

Сигналы с выходов фазовых детекторов

1 — 4 поступают на вход пороговых блоков

26 -29 второго логического блока 16 (фиг.3).

Пороговые блоки 26 — 29 выделяют сигналы максимальной амплитуды, необходимой для срабатывания сдвигающих регистров 30—

33. На второй вход каждого регистра 31—

34 сдвига поступают сигналы тактовой частоты с первого выхода блока 15 синхронизации, Три выхода соответствующих регистров 30 — 33 подключены к трем соответствующим элементам И 40 — 43 блока 39 элементов И такйм образом, чтобы реализовать все комбинации "2" из "3". На третий вход каждого элемента И 40 — 43 подается сигнал утроенной тактовой частоты с второго выхода блока 15 синхронизации. Следовательно, сигнал на выходе одного из элементов ИЛИ 44 -47 будет в этом случае, если произойдет хотя бы одно совпадение по критерию "2" из "3".

Далее полученный сигнал поступает на соответствующий R вход одного из триггеров 34 — 37, на счетный вход которых поступает сигнал с выхода пятого элемента ИЛИ

48. Преобразователь 39 код — напряжение формирует управляющее напряжение для опорного генератора 9, которое подается на него через второй сумматор 17, на первый вход которого подается сигнал с выхода сумматора 12 через фильтр 11.

Таким образом второй логический блок

16„блок 15 синхронизации и второй сумма-

1753618

10 тор 17 определяют начальную фазу опорно- ния фазы сигнала опорного генератора, т.е, го колебания через три такта. повысить достоверность приема информаОценка правильности принятия реше- ции. ния о рассогласовании по фазе принимае- Формула изобретения мого сигнала и сигнала с выхода опорного 5, 1. Приемник сигналов трехкратной фагенератора 9 осуществляется с помощью зовой манипуляции по авт.св. ¹ 1492486, блока 18 фазового пуска и третьего логиче-" о т л и ч à ю шийся тем, что, с целью ского блока 19. Происходит это следующим повышения достоверности приема за счет образом. Сигнал, корректирующий фазу повышения точности оценки величины расопорного генератора 9, снимается с выхода 10 согласования фазы принимаемого и сигнала первого сумматора 12 только в случае по- опорного генератора, введены блок фазовоступления на его третий (считывающий) го пуска и третий логический блок, причем ехо;; èãнала с выхода элемента 56 И треть- выходы первого логического блока соответего логического блока 19. Элемент 56 И обь- ственно соединены с входами блока фазовоединяет сигналы перемножения = выхода 15 го пуска и входами третьего логического реверсивныхсчетчиков53 — 55. Счетчики53 блока, выход цикловой синхронизации и — 55 подсчитывают число ошибочно приня- тактовый выход блока фазового пуска подтых кодовых комбинаций в каждом из трех ключены соответственно к входам цикловой каналов, Ошибки в принимаемых кодовых и тактовой синхронизации третьего логичекомбинациях обнаруживают декодеры 50 — 20 ского блока, первый, второй и третий выхо52. Разделение кодовых комбинаций по дыкоторогоявляютсявыходамИприемника, трем каналам производится с помощью де-: а четвертый выход соединен с третьим вхошифратора 49. " дом сумматора, 2. Приемник поп,1, отл ича ю щий с я

Блок фазового пуска обеспечивает цик- 25 тем, что, третий логический блок состоит из ловую и тактовую синхронизацию работы дешифратора, трех декодеров, трех ревертретьего логического блока 19. При этом так- сивных счетчиков и элемента И, причем вхотовый выход подключен к тактовым входам ды дешифратора являются входами дешифратора 49 и трех декодеров 50- 52, а третьего логического блока, первый, второй выход цикловой синхронизации — к входу 30 и третий выходы соединены с входами соотцикловой синхронизации декодеров 50-52 ветственно первого, второго и третьего деи к тактовому входу реверсивных счетчиков кодеров, первые выходы которых являются

53 — 55. Сигнал переполнения на выходе выходамитретьегологйческого блока, а втореверсивных,счетчиков 53 — 55 возникает в рые выходы соединены соответственно с том случае, если декодеры соответствую- 35 входами первого, второго и третьего реверщих каналов обнаруживают ошибку в двух сивных счетчиков, выходы которых соединеследующих друг за другом кодовых комби-. ны с входами элемента И, выход которого нациях. является четвертым выходом третьего логического блока, тактовые входы дешифратоТаким образом, управляющий сигнал на 40 ра и трех декодеров являются тактовым изменение фазы сигнала опорного генера- - входом третьего логического блока, входом тора будет подаваться только в том случае, цикловой синхронизации которого являютесли в следующих друг за другом кодовых ся входы цикловой синхронизации трех декомбинациях будут обнаружены ошибки. кодеров, и тактовые входы реверсивных

Это позволит избежать ошибочного измене- 45 счетчиков.

1753618

or 7

«Q

Составитель В, Игнатенко

Редактор С. Пекарь

Техред M.Ü)oðãåíòàë Корректор И. Шулла

Заказ 2776 . Тираж . Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб.; 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101