Устройство для формирования серий импульсов

Устройство для формирования серий импульсов

Иллюстрации

Показать все

Реферат

 

Сущность изобретения: устройство содержит: 1 генератор опорных импульсов 1, 5 пересчетных блоков 2, 3, 4, 5 и 17, 4 триггера 6, 7, 9 и 10, 1 инвертор 8, 6 элементов ИЛИ-НЕ 11, 12, 13, 14, 15 и 16, 4 программируемых блоков памяти 18, 19, 20 и 21, 1 дешифратор 22, элемента ИЛИ 23 и 24, 1 элемент задержки 25, 1 шину управления 26, 1 выходную шину 27, входные шины 28, 29, 30 и 31, 1 шину выбора режима 32, 2 формирователя импульсов 33 и 34, 1 эдемент И 35 с соответствующими связями. 1 йе ИТ1

СОЮЗ СОВЕТСКИХ

СОЦИАЛ И СТИЧЕ СКИХ

РЕСПУБЛИК (51)5 Н 03 К 3/64

ГОСУДАРСТВЕННЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРЙТКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4819749/21 (22) 27.04.90 (46)15.08,92. Бюл. М 30 (71) Московский институт инженербв гражданской авиации (72) С;Ж.Кишенский, С. B. Каменский, Е.Н.Надобных и 0;Ю.Хрйстенко (56) Авторское свидетельство СССР

М 949784, кл. Н 03 К 3/64, 1980.

Авторское свйдетельство СССР

М 1405104, кл. Н 03 К 3/64, 1986. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ

СЕ РИЙ ИМПУЛ Ь СОВ.ЯЬ 1755367А1 (57) Сущность изобретения; устройство содержит: 1 генератор опорных импульсов 1, 5 пересчетных блоков 2, 3, 4, 5 и 17, 4 триггера 6, 7, 9 и 10, 1 инвертор 8, 6 элементов

ИЛИ-НЕ 11; 12; 13, 14, 15 и 16, 4 программируемйх блоков памяти 18, 19, 20 и 21, 1 дешифратор 22, элемента ИЛИ 23 и 24, 1 элемент задержки 25, 1 шину управления

26, 1 выходную шину 2Т, входные шины 28, 29, 30 и 31, 1 шину выбора режима 32, 2 формирователя импульсов 33 и 34, 1 эдемент И 35 с соответствующими связями. 1 йл.

1755367

30

50

Изобретение относится к автоматике и вычислительной технике и может быть использовано для выработки управляющих команд;

Известно устройство для формирования серий импульсов, содержащее генератор опорной частоты, первый и второй пересчетные блоки и триггер, Недостатками известного устройства являются низкая точность формирования серий импульсов, низкое быстродействие и узкие функциональные возможности.

Наиболее близким по технической сущности к предлагаемому является устройство для формирования серий импульсов, содержащее генератор опорных импульсов, первый и второй пересчетные блоки, триггер, три синхронных триггера, три элемента

ИЛИ-НЕ, третий пересчетный блок и программируемый блок памяти.

Недостатками данного устройства являются узкие функциональные возможности за счет отсутствия управления длительностью и периодом импульсов в серии, а также длительности пауз между сериями импульсов.

Целью изобретения является расширение функциональных возможностей за счет управления длительностью и периодом импульсов в серии и длительностью пауз между сериями импульсов.

Поставленная цель достигается тем, что в устройство для формирования серий им пульсов, содержащее генератор опорных импульсов, выход которого соединен с Свходом первого триггера и со счетным входом первого пересчетного блока, информационные входы которого соединены с первой кодовой шиной, выход переноса — с первым входом первого элемента

ИЛИ-НЕ, выход которого соединен с первым входом второгозлемента ИЛИ-НЕ, второй вход которого соединен с прямым выходом первого триггера и с R-входом второго триггера, 0-вход которого соединен с шиной логической единицы, С-вход — с шиной управления, прямой выход — с 0-входом первого триггера, второй пересчетный блок, информационные входы которого соединены с второй кодовой шиной, вход записи— с прямым выходом третьего триггера, S вход которого соединен с выходом переноса второго пересчетного блока, инверсный выход — с входом записи первого пересчетного блока, R-вход — с выходом второго элемента ИЛИ вЂ” НЕ, третий пересчетный блок, выходы которого соединены с соответствующими адресными входами первого программируемого блока памяти, управляющий вход которого соединен с шиной выбора режима, третий элемент ИЛИ—

НЕ, выход которого соединен с выходной шиной, четвертый триггер, введены второй, третий и четвертый программируемые блоки памяти, четвертый и пятый пересчетные блоки, четвертый, пятый, шестой элементы

ИЛИ вЂ” НЕ, первый и второй элементы ИЛИ, дешифратор, первый и второй формирователи импульсов, элемент И, инвертор, элемент задержки, третья и четвертая кодовые шины, причем второй вход первого элемента ИЛИ-НЕ соединен с первым входом первого элемента ИЛИ и с выходом инвертора, вход которого соединен с шиной управления и с первым входом четвертого элемента

ИЛИ вЂ” НЕ; второй вход которого соединен с входом записи первого пересчетного блока, выход — с первым входом пятого элемента

ИЛИ вЂ” НЕ, второй вход которого соединен с выходом переноса четвертого пересчетного блока, выход — с первым входом шестого элемента ИЛИ вЂ” НЕ. второй вход которого соединен с вторым входом второго элемента ИЛИ вЂ” НЕ, выход — с R-входом четвертого триггера, S-вход которого соединен с выходом переноса пятого пересчетного блока, инверсный выход — с входом записи четвертого пересчетного блока, и через первый формирователь импульсов соединен с первым входом элемента И, второй вход которого через второй формирователь импульсов соединен с прямым выходом третьего триггера и непосредственно со счетным входом третьего персчетного блока, выход — со счетным входом второго пересчетного блока, информационные входы которого соединены с соответствующими выходами второго программируемого блока памяти, и с соответствующими входами дешифратора, выход которого соединен с вторым входом первого элемента ИЛИ, выход которого соединен с входом сброса третьего пересчетного блока, выходы которого соединены с соответствующими адресными входами второго, третьего и четвертого программируемых блоков памяти, управляющие входы которых соединены с шиной выбора режима, информационные входы первого пересчетного блока соединены с соответствующими выходами третьего программируемого блока памяти, С-вход — с

С-входами четвертого и пятого пересчетных блоков, информационные входы которых соединены с соответствующими выходами соответственно четвертого и пятого программируемых блоков памяти и соответственно с третьей и четвертой кодовыми шинами, а вход записи пятого пересчетного блока соединен с выходом второго элемента

ИЛИ, первый вход которого соединен с пря1755367 мым выходом четвертого триггера и через элемент задержки с первым входом третьего элемента ИЛИ-НЕ, второй вход которого соединен с вторым входом второго элемента ИЛИ и с прямым выходом третьего триггера.

На чертеже представлена структурная

5 схема устройства.

Устройство содержит генератор 1 опор10 ных импульсов, второй, первый, пятый и четвертый пересчетные блоки 2-5, третий и четвертый триггеры 6 и 7, инвертор 8, второй и первый триггеры 9 и 10, третий, первый, второй, четвертый, пятый и шестой элементы ИЛИ-НЕ 11-16, третий пересчетный блок 17, второй, третий, первый и чет- вертый программируемые блоки памяти 1821., дешифратор 22, второй и первыи элементы 23 и 24 ИЛИ, элемент 25 задержки, шину 26 управления. выходную шину 27, 20 вторую, первую, третью и четвертую входные шины 28-31, шину 32 выбора режима. первый и второй формирователи 33 и 34 импульсов, элемент 35 И.

Устройство работает следующим образом, 25

В непосредственном режиме параметры импульсов устанавливаются постоянно на шинах 28-31 устройства. При этом на шине 28 устанавливается двоичный код чис ла N>, соответствующего требуемому числу

30 импульсов в серии, на шинах 29-31 — соответственно двоичные коды чисел N2, йз и N4 — пропорциональные длительности паузы между сериямй импульсов Тп, длительности

35 импульсов в серии х и длительности паузы между импульсами внутри серии

t, Т вЂ” х, где Т вЂ” период следования импульсов в серии. При этом Тп = Nz То, х=. Из То

40 и w<= N4 Т<, где Т вЂ” период следования импульсов с генератора 1. В данном случае на шину 32 выбора режима поступает сигнал, отключающий выходы блоков 18 — 21 от. вают влияния на работу устройства.

После включения питания перед запуском устройства блоки 2 и 4 и триггеры 9 и

10 устанавливаются в исходное состояние

50 сигналом начальной установки (не показано), Исходное состояние — нулевые значения сигналов на прямых выходах триггеров и выходах переноса пересчетных блоков.

При этом с выходов блоков 2 и 4 соответст55 венно устанавливаются в единичное состояние триггеров 6 и 7. Конструктивно пересчетные блоков 2--5 выполнены таким образом, что единичное значение сигнала нэ управляющих входах переводит блоки в соответствующих входов блоков 2-5, в данном режиме блоки 17-21, 22 и 24 че оказы- 44 режим параллельной записи числа, а нулевое — в режим вычитания по сигналам на счетных входах блоков, Таким образом, положительный сигнал нэ прямом выходе триггера 6 переводит блоки 2 и 4 в режим записи через элемент ИЛИ 23, а блок 3 находится в режиме счета, причем сигнал с его выхода переноса до начала работы устройства на вход сброса триггера 6 не поступает, так как не проходит через элемент 12, зе крытый положительным потенциалом с выхода элемента НЕ 8.

Аналогично высокий потенциал с прямого выхода триггера 7 переводит блок 4 в режим записи, в него записывается число Мз и исчезает управляющий сигнал с выхода переноса блока 4 на установочный вход триггера 7, Блок 5 находится в режиме счета, однако импульсы с его выхода переноса не поступают на сброс триггера 7 через элемент ИЛИ вЂ” НЕ 15, так как на выходе элемента 14 — запрещающий положительный потенциал, вызванный нулевыми значениями сигналов с триггера 6 и шины управления

26.

Высокие потенциалы с прямых выходов триггеров 6 и 7 вызывают наличие на выходной шине 27 низкого потенциала, Начало формирования устройством Ъерий импульсов определено подачей на шину

26 управления положительного потенциала.

Передний фронт импульса на шине управления устанавливает триггер 9 в единичное состояние, Задний фронт первого же после этого импульса с генератора 1 формирует на выходе триггера 10 высокий потенциал, сбрасывающий в нулевое состояние триггер

9, Задний фронт второго тактового импульса с генератора 1 устанавливает триггер 10 в нулевое состояние, Таким образом, при подаче положительного управляющего сигнала на шину 26 на выходе триггера 10 формируется положительный импульс с длительностью То. Этот импульс, поступая на вход элемента ИЛИ вЂ” НЕ 16, формирует

{по нулевому потенциалу на его втором вхо- . де) нулевой импульс длительностью То, по которому триггер 7 устанавливается в нулевое состояние. Положительный фронт сигнала с триггера 7. формирует короткий нулевой импульс на выходе формирователя

33, который, проходя через элемент И, поступает на вход блока 2 и записывает в него число, после чего снимается сигнал с выхода переноса блока 2, и триггер 6 сигналом с выхода элемента 13 устанавливается в нулевое состояние. Блоки 2 и 4 начинают работать в режиме счета причем блок 4 подсчитывает импульсы с генератора 1, а блок 2 — с выхода блока 4 (или 5, что то же

1755367

25

50 самое). Блоки 3 и 5 по высоким потенциалам на управляющих входах находятся в режиме записи (чисел Nz и N4 соответственно).

На выходе элемента 11 появляется положительный потенциал — формируется первый импульс первой серии, При подаче положительного сигнала на шине 26 появляется нулевой потенциал на выходе элемента 14 и разрешается тем самым работа элемента ИЛИ вЂ” НЕ 15, то есть, прохождение импульсов с выхода блока 5 на триггер 7. Аналогично нулевой сигнал на выходе элемента Н Е 8 разрешает прохождение сигналов с выхода блока 3 на вход cbpaca триггера 6.

При поступлении на вход блока 4 Кз тактовых импульсов, на его выходе появляется низкий потенциал, устанавливающий триггер 7 в единичное состояние. Блок 4 переводится в режим записи числа Из и формирует на выходе элемента 11 нулевой сигнал, таким образом начинается формирование паузы между импульсами в серии. При этом блок 5 переводится в режим вычитающего счета.

При поступлении на вход блока 5 Na импульсов, нулевой сигнал с его выхода проходит через элементы 15 и 16 и устанавливает триггер 7 в нулевое состояние, элемент 11 вновь переводится в единичное состояние, при этом формируется второй импульс первой серии, блоки 4 и 5 переводятся соответственно в режимы счета и записи Nn, положительный фронт сигнала на инверсном выходе триггера 7 вызывает появление положительного импульса на синхровходе блока 2 и уменьшает его содер>кимое на единицу, фиксируя окончание формирования первого импульса (совместно с паузаn) первой серии, Процесс повторяется таким образом до тех пор, пока не будут сформированы все импульсы первой серии. По окончании их формирования очередная установка в нулевое состояние триггера 7 вызывает появление нулевого сигнала на выходе блока 2, триггер 6 устанавливается в единичное со.стояние, фиксируя окончание формирования первой серии импульсов, Далее в течение паузы между сериями эа счет нулевого потенциала на выходе триггера 6, на выходе элемента 11 — нулевой потенциал.

Интервал задержки элемента 25 равен времени срабатывания блоков ЗЗ, 35, 2 и 6. В течение формирования паузы между сериями импульсов единичный сигнал на выходе триггера 6 через элемент 23 поддерживает режим записи блока 4 и блока 2, а положительный фронт этого сигнала преобразуется блоками 34 и 35 в отрицательный импульс и обеспечивает запись в блок 2 значения N>.

После поступления на вход блока 3, переведенного нулевым потенциалом с триггера 6 в режим счета Nz импульсов, на era выходе появляется нулевой потенциал, устанавливающий триггер 6 через элементы

12 и 13 в нулевое состояние. Начинается формирование следующей серии импульсов. В дальнейшем работа устройства аналогична описанной, причем на выходе элемента 11 формируется серия импульсов с требуемыми параметрами, При снятии управляющего сигнала с шины 26 устройство возвращается в исходное состояние после окончания формирования очередной серии импульсов.

При необходимости формирования серий импульсов с переменными значениями

N>, Nz, Мз и N< для каждой серии импульсов, на шину 32 подается сигнал, инициализирующий блоки 18 — 21, B них соответственно для каждой серии импульсов последовательно записываются значения (Ilo одинаковым адресам) кодов N<, Nzi. Из и Nqi (Цепи записи информации не показаны на чертеже). После поступления управляющего сигнала на шину 26 низкий потенциал с выхода элемента НЕ 8 снимает блокирующий потенциал с одного из входов элемента ИЛИ

24. На втором входе элемента 24 ИЛИ— также нулевой потенциал, так как дешифратор 22 настроен на сочетание нулевых сигналов на его входах, е все реальные серии импульсов имеют ненулевое число импульсов. Таким образом, разрешается счет блока

17, находящегося в исходном положении в нулевом состоянии, что обеспечивает подачу на адресные входы блоков 18-21 чисел, соответствующих параметрам первой серии импульсов. Эти коды поступают на соответствующие информационные входы блоков

2-5. Устройство работает дальше аналогично функционированию в описанном непосредственном режиме, Отличия заключаются в следующем: данные поступают на входы блоков 2 — 5 не с входных шин 28 — 31, а с выходов блоков 18-21, инициализированных сигналом с шины 32, поддерживаемом в единичном (активном) состоянии йа протяжении всего сеанса работы устройства в данном режиме; окончание формирования очередной серии импульсов вызывает формирование короткого отрицательного импульса на выходе формирователя 34, что инкрементирует содержимое блока 17, задавая новый адрес в блоки 18-21, формирующие параметры новой серии импульсов, окончание последней серии импульсов, заданной программой, приводит к появлению

1755367

55 пульсов в серии, а также длительностями пауз между сериями импульсов, в него введены второй, третий и четвертый программируемые блоки памяти, четвертый и пятый пересчетные блоки, четвертый, пятый и шестой элементы ИЛИ-НЕ, первый .и второй четвертого триггера и череЗ элемент задержки с первым входом третьего элемента

ИЛИ-НЕ, второй вход которого соединен с вторым входом второго элемента ИЛИ и прямым выходом третьего триггера. на выходе блока 18 нулевого значения (ко- элементы ИЛИ, дешифратор, первый и втоторое может быть, например, занесено в рой формирователи импульсов, элемент И, соответствующую ячейку блока программ- инвертор, элемент задержки, третья и четно), что вызывает появление на выходе де- вертая кодовые Швы; причем второй вход шифратора 22 положительного сигйала, 5 первого элемента ИЛИ вЂ” НЕ соединен с перустанавливающего блок 17 в исходное, ну- вьгм входом первого элемента ИЛИ с выхолевое состояние, после чего повторяется дом инвертора, "вхоД которого соединен с весь цикл серий импульсов, заданных про- шинойуправленияипервым входомчетверграммно. того элемента ИЛИ-НЕ, второй вход котоТакимобразом, предлагаемоеустройст- 10 рого соединен c âõoäoì записи первого во позволяет производить формирование пересчетного блока,"выход — с первым вхопоследовательности серий импульсов как в дом пятого элемента ИЛИ-НЕ, второй вход непосредственном, так и в программном ре- которого соединен с выходом переноса четжимах, регулируя как длительность импуль- вертого пересчетного блока, выход — с персов внутри каждой серии, так и 15 вым входом шестого элемента ИЛИ вЂ” НЕ, длительность пауз между импульсами внут- второй вход которого соединен с вторым ри каждой серии и длительность пауз между входом второго элемента ИЛИ вЂ” HE, выход— сериями импульсов, что расширяет его фун- с R-входом четвертого триггера, S-вход кокциональные возможности, торого соединен с выходом переноса пятого

20 пересчетного блока, инверсный выход — с

Ф о р м у л а и з о б р е т е н и я: . входом записи четвертого пересчетного

Устройство для формирования серий блока и через первый формирователь имимпульсов, содержащее генератор опорных пульсов соединен с первым входом элеменимпульсов, выход которого соединен с С- та И, второй вход которого через второй входом первого триггера и счетным входом 25 формирователь импульсов соединен с пряпервого пересчетного блока, информацион - мым выходом третьего триггера и непосредные входы которого соединены с первой ственно со счетным входом третьего кодовой шйной, выход переноса — с первым пересчетного блока, выход со счетным вховходом первого элемента ИЛИ-НЕ, выход дом второго пересчетного блока, информакоторого соединен с первым входом второ- 30 ционные входы которого соединены с го элемента ИЛИ-НЕ, второй вход которого соответствующими вйходами второго просоединен с прямым выходом первого триг-" граммируемого блока памяти, и с соответстгера и R-входом второго триггера, D-вход вующими входами дешифратора, выход которого соединен с шиной логической еди- которого соединен с вторым входом первого ницы, С-вход — с шиной управления, прямой 35 элемента ИЛИ, выход которого. соединен с выход" — с D-входом первого триггера, вто- входом сброса третьего пересчетного блорогп пересчетный блок, информационные, ка, выходы которого соединены с Соответст-" входы которого соединены свторой кодовой вующими адресными входами второго, шиной, вход записи — с прямым выходом третьего и четвертого программируемых третьего триггера, S-вход которого соеди- 40 блоков памяти, управляющие входы котонен с выходом переноса второго пересчет- рых соединены c øèíîé выбора режима, ного блока, инверсный выход — с входом информационные входы первого пересчетзаписи первого пересчетного блока, R-вход ного блока соединены с соответствующими — с выходом второгоэлемента ИЛИ вЂ” НЕ,тре- выходами третьего программируемого блотий пересчетный блок, выходы которого со- 45 ка памяти, С-вход — с С-входами четвертого единены с соответствующими адресными и пятого пересчетных блоков, информаци. входами первого программируемого блока онные входы которых соединенй с соответпамяти, управляющий вход которого соеди- ствующими выходами соответственно нен с-шиной выбора режима, третий эле- четвертого и первого программируемых мент ИЛИ вЂ” НЕ, выход которого соединен с 50 блоков памяти, и соответственно с третьей выходной шиной, четвертый триггер, о т л и - и четвертой кодовыми шинами, а вход запич а ю щ е е с я тем, что, с целью расширения си пятого пересчетного блока соединены с функциональных возможностей за счет уп- выходом второго элемента ИЛИ, первый равления длительностью и периодом им- вход которого соединен с прямым выходом