Устройство для управления резервированной вычислительной системой

Устройство для управления резервированной вычислительной системой

Иллюстрации

Показать все

Реферат

 

Использование: в параллельных вычислительных системах повышенной надежности Сущность: устройство содержит 1 группу счетчиков числа команд. 1 группу схем сравнения, 1 регистр хранения эталонного кода, 4 группы элементов И, 4 группы элементов ИЛИ, 1 элемент ИЛИ, 1 регистр хранения кодов состояния процессоров, 1 регистр хранения кодов исправности процессоров , 1 регистр хранения кодов назначения , 1 группу блоков обнаружения отказов, группу входов отказа, вход взаимных проверок, выходы сигналов запуска, выходы переключения, выходы разрешения записи 5 ил.

„, КХ „„1755399А1

СОЮЗ СОВЕТСКИХ сОЦиАлистическИх

РЕСПУБЛИК (я)5 Н 05 К 10/00, G 06 Е 11/20

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

2 ( (57) Использование: в параллельных вычислительных системах повышенной надежности. Сущность: устройство содержит 1 группу счетчиков числа команд, 1 группу схем сравнения, 1 регистр хранения эталонного кода, 4 группы элементов И, 4 группы элементов ИЛИ, 1 элемент ИЛИ, 1 регистр хранения кодов состояйия процессоров, 1 регистр хранения кодов исправности процессоров, 1 регистр хранения кодов назначения, 1 rpynny блоков обнаружения отказов, группу входов отказа, вход взаимных проверок, выходы сигналов запуска, выходы переключения, выходы разрешения записи. 5 ил. (21) 4767053/24 (22) 06.12.8 9 (46) 15.08.92. Бюл. N30 (72) И.Б,Шубйнский, Д,Д,Майоров и

Л.Ч.Угоренко (56) Авторское свидетельство СССР

N- 1526454, кл, G 06 F 11/20, Н 05 К 10/00, 1988.

Авторское свидетельство СССР

Ь 1621747, кл. Н 05 К 10/00, G 06 Е 11/20, 988 (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РЕЗЕРВИРОВАННОЙ ВЫЧИСЛИТЕЛЬНОЙ

СИСТЕМОЙ

„,....,.....,...„.......,....,,....„..„...,...,....,.....,.. 1 ной технике, а именно к параллельным вы-: му, второму и третьему входам которого числительным системам повышенной подключены информационные выходы пернадежности, .,:,:.: вого. второго и третьего резервируемых

Известна вычислительная система, со-" процессоров, а первый и второй выходй четдержщая первый, второй и третий резерви- вертого коммутатора вывода йнформации 4 руемые йроцесссоры, информационные подключены к первому и второму входам (Я выходы которыхчерезпервый,второйитре- - блока сравнения,.выход которого подклю- 01 тий коммутаторы вывода информации под-:чен к четвертому входу устройства управле- (1 ключены к входам первого и второго ния, пятый, шестой и седьмой выходы модулей памяти, выходы которых через пер-: . которого подключены к управляющим вховый, второй и третий коммутаторы. ввода дам первых, вторых и третьихкоммутаторов информации. подключены к информацион-. ввода и вывода информации, а пятая, шесным входам первого; второго и третьего ре- тая и седьмая группы входов устройства упзервируемых процессоров, контрольные равления подключенй к группам выходы которых подключены к первому;... управляющихвыходовпервого,второго и"гретьвторому и третьему выходам устройства уп-::. его резервируемых восемнадцатого элемента И равления соответственно, первая, вторая и:,.:.: и третьим входам десятого и одиннадцатого третья группы выходов которого подключ ». элементов И, второй инверсный выход подны к управляющим группам входов первого, ключен к первому входу шеСтнадцатого элемента И к третьим входам седьмого и второго и третьего резервируемых процесдвенадцатого злемейтов И, третий инверсный выход подключен к первому входу семсаров, а четвертая группа выходов — к группе управляющих входов четвертого

1755399 надцатого элемента И и третьим входам восьмого и девятого элементов И, к вторым входам шестнадцатого, семнадцатого и восемнадцатого элементов И подключены соответственно выходы четвертого. пятого и шестого элементов И,.а выходы шестнадцатого, семнадцатого и восемнадцатото элементов И подключены к первому, второму и третьему входам тринадцатого элемента

ИЛИ соответствейно, выход которого подключен к входам"сДФига третьего и пятбго регистров.

Недостатком известной вычислительной машины является низкая достоверность обнаружения отказа процессоров, обусловленная жестким критерием обнаружения факта отказа каждого из резервируемых процессоров, Это делает невозможным учет индивидуальных особенностей каждого из резервируемых процессоров в отношении надежности его функционирования, Йапри- мер, высокая интенсивность сбоев какоголибо из резервируемых процессоров повышает вероятность несовпадения результатов работы взаимопроверяемых процессоров, если указанный резервируемый процессор работает в паре, Такая ситуация характеризуется высокой вероятностью ошибочного обнаружения отказа соответствующего резервируемого процессора, что является весомым аргументом против использования данной вычислительной системы.

Целью изобретения является повышение достоверности обнаружения отказа процессоров путем обеспечения возможности изменения критерия обнаружения отказа для каждого из резервйруемых процессоров.

Указанная цель достигается тем, что в устройство введена группа блоков обнаружения отказов, каждый из которых содержит регистр проверок, дешифратор проверок, регистр сдвига, регистр пороговых значений, регистр сдвига, сумматор-вычитател ь, схему сравнения, группу элементов И, элемент ИЛИ, первый и второй элементы И, выходы которых подключе. ны соответстаенно к входу записи и входу сдвига регистра сдвига, выходы разрядов которого подключены к первым входам элементов И группы блока обнаружения отказа, к вторым входам которых подключены выходы дешифратора проверок,. информационный вход которого подключен к выходу регистра проверок, выходы элементов И. группы блока обнаружения отказа подключены к соответствующим входам элемента

ИЛИ, выход которого соединен с входом вычитания сумматора-вычитателя, вход сложения которого соединен с выходом первого разряда регистра сдвига, а выход — с первым информационным входом схемы сравнения, второй информационный вход

5 которого подключен к выходу регистра пороговых значений, а выход схемы сравнения является выходом отказа блока обнаружения отказа группы, причем выходы отказа блоков обнаружения отказа подключен к

10 вторым входам соответствующих элементов

ИЛИ третьей группы, выходы разрядов регистра. хранения кодов назначения подключены к входам задания режима соответствующих блоков обнаружения от15 каза группы, входы взаимопроверок которых соединены с одноименным входом устройства, а выход элемента ИЛИ устройства подключен к входам анализа блоков обнаружения отказа группы, причем в каж20 дом блоке обнаружения отказа группы вхо- . ды анализа и взаимопроверок подключены к первым входам соответственно первого и второго элементов И, вторые входы которых соединены с входом задания режима

25 блока обнаружения отказа.

На фиг,1 представлена схема резервированной вычислительной системы; на фиг.2 — схема устройства управления; на фиг.3 — схема блока обнаружения отказа; на

30 фиг.4 — временные диаграммы работы устройства управления; на фиг.5 — временные диаграммы работы блока обнаружения отказа.

Резервированная вычислительная сис35 тема(фиг,1) содержит первый, второй и третий резервируемые процессоры 1, 2 и 3, информационные выходы которых через первый, второй и третий коммутаторы 4, 5 и

6 вывода информации подключены к входам

40 первого и второго модулей 7 и 8 памяти, выходы которых через первый, второй и третий коммутаторы Q, 10 и 11 ввода информации подключены к информационным входам резервируемых процессоров 1, 2 и

45 3, контрольные выходы которых подключены к первому, второму и третьему входам 12, 13 и 14 устройства 15 управления, первая, вторая и третья группы выходов 16, 17 и 18 которого подключены к управляющим груп50 пам входов первого, второго и третьего резервируемых процессоров 1, 2 и З,.а четвертая группа выходов 19 подключена к группе управляющих входов четвертого коммутатора 20 вывода информации, пер55 вый, второй и третий входы которого подключены к информационным выходам первого, второго и третьего резервируемых процессорое 1, 2 и 3. а первый и второй выходы — к первому и второму входам блока .21 сравнения, выход которого подключен к

1755399 четвертому входу 22 устроиства 15 управле- ственно первого, второго и третьего резерния, пятый, шестой и седьмой выходы 23,24 . вируемых процессоров 1. 2 и 3. поступаюи 25 которого подключены к управляющим щиеотвнутреннего контроля с контрольных входам первых, вторых и третьих коммута- 5 выходов процессоров, 71, 72, 73 — сигналы о торов ввода 9, 10 и 11 и вывода 4, 5 и 6 неисправности соответственно первого, информации, а пятая. шестая и седьмая второго и третьего резервируемых процесгруппы входов 26, 27 и 28 устройства 15 саров 1, 2 и 3, формирующиеся соответступравления подключены к группам управля- 10 венно на первом, втором и третьем выходах ющих выходов первого, второго и третьего . третьегорегистра41устройства15управле резервируемых процессоров 1, 2 и 3. ния; 22 — сигналы несовпадения результаУстройство управления (фиг,2) содер- тов работы взаимопроверяемых жит счетчики 29,. блоки 30 сравнения, пер- процессоров. поступающие от блока сраввый регистр 31, элемент ИЛИ 32 и ЗЗ. второй 15 нения 21, 23, 24 и 25 - сигналы управления регистр 34, элемент ИЛИ 35, элемент И Зб, первыми, вторыми и третьими комй татора- первые входы 37 блоков 38 обнаружейия ми ввода 9, 10, 11 и вывода 4, 5, 6 информаотказа, их выходы 39, элементы ИЛИ 40, ции, поступающие на управляющие входы третий регистр 41, элемент ИЛИ 42; элемент коммутаторов, 74. 75, 76- сигналы останова

И 43, четвертый регистр 44, подключенный 20 первого, второго и третьего резервируемых выходом 45 к второму входу блоков 38 обнб- процессоров 1, 2, 3 соответственно, постуружения отказа, элемент И 46, элемент ИЛИ пающие по первым шинам первой, второй и

47, выход 48 которого подключен к третьим третьей групп выходов 16, 17, 18 устройства входам блоков обнаружения отказа. содер - 15 управления; 77, 78, 79 — сигналы пуска жащих (фиг.3) регистр 49, дешифратор 50; 25 соответственно первого, второго и третьего элементы И 51, второй регистр 52, элементы резервируемых процессоров 1, 2 и 3, постуИ 53, 54, элемент ИЛИ 55, сумматор-вычита- пающие по вторым шинам первой, второй и тель 56, узел 57 сравнения и третий регистр " третьей групп выходов 16, 17 и 18 устройст58, Позиции 59 — 85 обозначены соответст- ва 15 управления; 80, 81,.82 — сигналы развующие входы и выходы узлов устройства. 30 решения записи результатов в

На временных диаграммах работы уст- соответствующий модуль памяти первому, ройства управления (фиг,4) обозначены: 59, второму и третьему резервируемым процес60, 61 — сигналы об окончании выполнения сарами 1, 2, 3 соответственно, поступающие очередной команды, поступающие соответ- по третьим шинам первой, второй и третьей ственно от первого, второго и третьего ре- 35 групп выходов 16, 17, 18 устройства 15 упзервируемых процессоров 1, 2 и 3 по равления соответственно, первым шинам пятой, шестой и седьмой . На временных диаграммах работы блогрупп входов 26,27.28 устройства 15управ- : ка обнаружения отказа (фиг.5) обозначены: ления; 62, 63 и 64 — сигналы об.окончании 48 — сигналы об окончании очередного такта . выполнения очередного программного мо- "40 работы парой взаимопроверяемых процесдуля, поступающие соответственно от пер- - соров, поступающие с вйхода тринадцатого ного, второго и третьего резервируемых " злементаИЛИ47устройства15управления процессоров 1, 2 и 3 по вторым шинам пя- на третий вход блока 38 обнаружения откатой, шестой и седьмой групп входов 26, 27 за; 45 — сигналы, свидетельствующие о раи 28 устройства 15 управления (в качестве 45 боте в паре соответствующего таких сигналов могут быть использованы. резервируемого процессора, пбступающие например, входные сигналы установки про- с соответствующего прямого выхода четверцессоров в исходное состояние перед нача- .. ..того регистра 44 на второй вход блока 38 лом выполнения очередного программного обнаружения отказа; 37 — сигналы о несовмодуля); 65, 66, 67 — сигналы об окончании 50 падении результатов работы взаимопровеочередного такта работы соответственно . ряемых процессоров, поступающие с первым, вторым и третьим резервируемыми - выхода блока 21 сравнения на первый вход . процессорами 1, 2 и 3, формирующиеся на блока 38 обнаружения отказа; 83 — группа выходах соответственно первого, второго и сигналов на выходах второго регйстра 52 третьего элементов И 32 устройства 15 уп- 55 блока 38 обнаружения отказа, свидетельстравления; 68, 69, 70 — сигналы об обнаруже- вующих о несовпадении регультатов работы нии отказа соответственно первого, второго - соответствующего резервируемого процеси третьего резервируемых процессоров 1, 2 сора при работе его в паре с взаимопрове.и 3, формирующиеся на выходах соответст- . ряемым в последних. о тактах парной венно первого, второго и третьего блоков 38 работы; 84 — сигналы о йесовпадении реобнаружения отказа устройства 15 управле- . зультатов работы взаимопроверяемых прония; 12, 13, 14 — сигналы об отказах соответ- цессоров в текущем такте работы, 1755399 поступающие на вход сложения сумматоравычитателя 56 с первог0 выхода второго регистра 52 блока 38 обнаружения отказа; 85 — сигналы"о несовпадении результатов работы взаимопроверяемых процессоров в первом такте эа пределами рассматриваемого интервала, поступающие на вход вычитания сумматора-вычитателя 56 с выхода элемента ИЛИ 55; 39 — сигналй об обнаружении отказа соответствующего резервируемого процессора, формируемые на выходе блока 38 обнаружения отказа.

Коммутатор 20 вывода информации предназначен для подключенйя к входам блока 21 сравнения информационных выходов пары взаимойрове ряемых процессоров.

Счетчики 29 предназначены для подсчета числа команд. выполняемыхх в текущем такте работы каждым из резервируемых и роцессо ров.

Регистр 31 предназначен для хранения эталонного числа команд, при превышении которого содержимым любого из счетчиков

29 на выходе соответствующего блока 30 сравнения формируется логическая "1", сигнализирующая о необходимости окончания текущего такта работы соответствующим процессором.

Регистр 34 предназначен для хранения состояния каждого из pe3eðâèðóåìt tõ процессоров. Логическая "1" в любом из разрядов означает нахождение сЬответствующего процессора в режиме

"Останов", логический "0" указывает на занятость процессора решением задачи.

Блоки 38 обнаружения отказа предназначены для обнаружения факта-отказа соответствуащего резервируемого процессора в соответствии с заданным для него критерием путем анализа результатов работы соответствующего резервируемого процессора в парах с другимй резервируемыми процессорами в течение заданного числа тактов.

Регистр 41 предназначен для хранения информации об исправности резервируемых процессоров, логическая "1" в любом из его разрядов озйачает отказ соответствующего процессора.

Регистр 44 предназначен для назначения пары взаимопроверяемых процессоров в текущем такте контроля: участие любого из резервируемых процессоров в парной работе определяется наличием. логической

"1" в соответствующем разряде регистра.

Элемент И 46 и элемент ИЛИ 47 предназначены для определения момента начала нового такта контроля и формированиия сигнала об окончании очередного такта работы взаимопроверяемых процессоров.

Регистр 49 предназначен для хранения кода числа тактов, в которых анализируется

5 работа в паре соответствующего резервируемого процессора.

Регистр 52 предназначен для хранения результатов работь в паре сОответствующего резервируемого процессора в течение

10 последних и тактов.

Сумматор-вычитатель 56 предназначен для подсчета числа несовпадений результатов работы соответствующего резервируемого процессора с другим резервируемым

15 процессором при их работе в паре в течение заданного числа тактов.

Регистр 58 предназначен для хранения кода заданного порогового числа несовпадения результатов работы соответствующе20 ro резервируемого процессора с другим резервируемым проессором при их совместной работе.

Блок 57 сравнения предназначен для формирвания сигнала об отказе соответст25 вующего резервйруемого процессора при равенстве содер>кимого сумматора-вычитания 56 содержимому регистра 58.

Работа системы состоит в том, что ее функционирование разбивается на такты

30 активной защиты случайной длительности в связи с различными размерами программных модулей. В течение такта предусматривается выполнение числа команд, не менее заданного. В каждом такте два процессора

35 работают в паре. дублируя друг друга, а тре- . тий — независимо. По окончании такта результаты работы взаимопроверяемых процессоров сравниваются с целью контроля работоспособности процессоров и на

40 следующий такт назначается новая пара процессоров. При зто запись результатов в модули памяти производят свободный процессор и процессор. работающий в паре повторно. При несовпадении результатов

45 работы любого иэ процессоров с результатами работы остальных заданное число раэ за определенное число тактов делается вывод об отказе процессора и необходимости его останова. При выходе из строя хотя бы

50 одного процессора система функционирует только со встроенным контролем.

Устройство управления резервированной вычислительной системой работает следующим образом.

55 В иходном состоянии все резервируемые процессоры 1, 2 и 3 исправны и функционируют. При этом в регистрах 34 и 41 записан код "000", а в регистре 44 — код

"001". На выходе 23 устройства 15 управления формируется логический "0", размещаю1755399

10 щий подключение процессора 1 для реше- . По окончании текущего такта работы ния задач первого модуля 7 памяти (сигнал вторым и третьим процессорами 2 и 3 (сиг23), а на выходах 24 и 25 устройства 15 налы 66 и 67) во второй и третий разряды управления формируется логическая "1", регистра 34 записываются логические "1". разрешающая подключение процессоров 2 5 На первых шинах выходов 17 и 18 устройсти 3 для решения задач второго модуля 8 ва 15 управления устанавливаются логичепамяти (сигналы 24 и 25), Эти же сигналы ские "1" (сигналы 75 и 76), вызывающие оступают на группу выходов 19 устройства останов второго и третьего процессоров 2 и

15 управления, обеспечивая передачу ком- 3. Логические "1" на втором выходе регистмутатором20выводаинформациирезульта---10 ра 34, на выходе элемента ИЛИ 35 и на ов работы взаимопроверяемых инверсном выходе регйстра 41 обеспечивапроцессоров 2 и 3 на входы блока 21 срав- ют логическую "1" на выходе соответствуюнения. На третьих шинах групп выходов 16 щего элемента И 36 (сигнал 78), и 17 устройства 15 управления формируют- вызывающую пуск второго процессора 2 и ся логические "1", разрешающие процессо- 15 запись логического "О" во второй счетчик 29 рам 1 и 2 запись результатов в модули 7 и 8 и во второй разряд регистра 34. Логический памяти(сигналы80и81),а натретьейшине "О" на выходе шестого элемента ИЛИ 35 группы выходов 18 устройства 15 управле- обеспечивает логический "0" на выходе шения формируется логически "О", запрещаю- стого элемента И 36 (сигнал 79), в связи с щий процессору 3 запись результатов в 20 чем процессор 3 не продолжает работу, а соответствии модуль памяти (сигнал 82). остается в режиме останова.

В процессе работы от процессора 1, 2, 8 случае несовпадения результатов ра3 по первым шинам групп входов 26, 27. 28 боты процессоров 2 и 3 сигнал с блока 21 соответственно на счетные входы первого, сравнения постуйает на вход 22 устройства второго, третьего счетчиков 29 поступают 25 15 управления и на первые входы 37 блоков сигналы, свидетельствующие об окончании 38 обнаружения отказа (сигнал 22). выполнения очередной команды соответст- По окончании текущего такта работы вующим процессором и увеличивающие со- . первым процессором 1 в первый разряд редержимое счетчиков 29 на единицу(сигналы гистра 34 записывается логическая "1" (сиг59, 60, 61). В случае равенства содержимого ЗО нал 65). На первой шине группы выходов 16 любого из счетчиков 29 коду в регистре 31 устройства 15 управления формируется лона выходе соответствующего блока ЗОсрав- гическая "1" (сигнал 74), вызывающая останения формируется логическая "1", поступа- нов процессора 1, Логические "1" на первом ющая на первый вход соответствующего и третьем выходах регйстра 34, на выходах элемента И 32. При поступлении на второй 35 четвертого и шестого элементов ИЛИ 35, на вход этого же элемента И 32 сигнала окон-: первом и третьем инверсйых выходах регичания очередного программного модуля от стра 41 обеспечивают логические "1" на выпроцессора (сигналы 62, 63, 64) на выходе " ходах четвертого и шестого элементов И 36 данного элемента И 32 вырабатывается ло- (сигналы 77, 79), вызывающие пуск процесгическая "1", сигнализирующая об оконча- 40 соров 1 и 3 и запись логических "О" в первый текущего такта работы и третий разряды регистра 34 и в первый и соответствующим процессором (сигналы третий счетчики 29.

65, 66, 67), Логические "1" на выходе шестого элеПо окончании текущего такта работы мента И 36 и на первом инверсном выходе первым процессором 1 в первый разряд ре- 45 регистра 44 обеспечивают формирование гистра 34 записывается логическая "1", а на логической "1" на выходе двенадцатого элепервой шине группы выходов 16 устройства мента И 46 и на выходе тринадцатого эле15управлениясформируетсялогическая "1" мента ИЛИ 47, вызывающей сдвиг (сигнал 74), вызывающая останов nepeoro- содержимогорегистрй44ипоступающейна

50 третьи входы 48 блоков 38 обнаружения отказа. При этом содержимое регистра 44 стаЛогические "1" на первом выходе реги- новится равным коду "101", На выходах 23 стра 34, на выходе четвертого элемента и 25 устройства 15 управленйя формируютИЛИ 35 и на первом инверсном выходе ре- ся логические "1", разрешающие подключегистра 41 обеспечивают формирование ло- 55 ние процессоров 1 и 3 для решения зада гической "1" на выходе четвертого элемента второго модуля 8 памяти (сигналы 23, 25), на

36 (сигнал 77), вызывающий пуск первого выходе 24 устройства 15 управления формипроцессора 1 и запись логического "О" в руется логический "О", разрешающий подпервый счетчик 29 и в первый разряд реги- ключение процессора 2 для решения за ач первого модуля 7 памяти (сигнал 24). Эти же д ч

1755399

12 сигналы поступают на четвертую группу выходов 19 устройства 15 управления, обеспечивая передачу коммутатором 20 вывода информации результатов работы взаимопроверяемых процессоров 1 и 2 на входы 5 блока 21 сравнения. На третьих шинах групп выходов 17 и 18 устройства 15 управления формируются логические "1" (сигналы

81, 82), разрешающие процессорам 2 и 3 запись результатов в модули памяти, а на 10 третьей шине группы выходов 16 устройства

15 управления формируется логический "0" (сигнал 80). запрещающий процессору 1 запись результатов в соответствующий модуль памяти.. 15

В случае поступления от процессора 2 на второй вход 13 устройства 15 управления сигнзла об отказе, выработанного системой аппаратурного контроля (сигнал 13), на выходе восьмого элемента ИЛИ 40 сформиру- 20 ется логическая "1", которая запишется во второй разряд регистра 41.

На первой шине группы выходов 17 устройства 15 управления установится логическая "1" (сигнал 15), вызывающая останов 25 второго процессора 2. Логический "0" на втором инверсном выходе регистра 41 блокирует появление логических "1" на выходе пятого элемента И 36 (сигнал 78), запрещая тем самым пуск процессора 2 и запись логи- 30 ческого "0" во второй разряд регистра 34 и во второй счетчик 29, и на выходе восьмого элемента И 42 (сигнал 81). запрещая тем самым процессору 2 запись результатов в . соответствующий модуль памяти. 35

8 случае поступления от процессора 3 на третий вход 14 устройства 15 управления сигнала об отказе, выработанного системой аппаратурного контроля (сигнал 14), на выходе девятого элемента ИЛИ 40 сформиру- 40 ется логическая "I", которая запишется в третий разряд регистра 41. Логическая "1" на третьем инверсном выходе регистра 41 приведет к появлению логического "0" на выходе девятого элемента И 43, запрещаю- 45 щего третьему процессору 3 запись результатов работы в соответствующий модуль памяти (сигнал 82), и логического "0" на выходе шестого элемента И 36, запрещающего пуск третьего процессора 3 и установку в "0" 50 третьего разряда регистр 34 (сигнал 79). Логические "1" нз третьем прямом выходе регистра 41 и на первом инверсном выходе регистра 41 обеспечивают формирование на выходе седьмого элемента И 43 логиче- 55 ской "1", разрешающей процессору 1 зались результатов в соответствующий модуль памяти (сигнал 80).

Ао окончании первым процессором 1 текущего такта работы в первый разряд регистра 34 запишется логическая "1". На первой шине группы выходов 17 устройства

15 управления сформируется логическая "1" (сигнал 74), вызывающая останов процессора 1. Логические "1" на первом инверсном выходе регистра 41, на втором выходе регистра 34 и на первом выходе регистра 34 обеспечивают формирование логической

"1" на выходе четвертого элемента И 36(сигнал 77), разрешающей пуск первого процессора 1. Логические "1" на выходе четвертого элемента И 36 и на втором инверсном выходе регистра 44 обеспечивают формироваwe логической "1 на выходе тринадцатого элемента И 47, вызывающей сдвиг содержимого регистра 44, в связи с чем на пятом и шестом выходах 23 и 24 устройства 15 управления сформируются логические "1" (сигналы 23 и 24), а на седьмом выходе 25 устройства 15 управления сформируется логический "0" (сигнал 25).

Пусть в регистре 44 хранится код "110".

Тогда при завершении текущего такта работы третьим процессором 3 в третий разряд регистра 34 записывается лоrè÷eñêàÿ "1", а в первой шине группы выходов 18 устройство 15 управления сформируется логическая

"1" (сигнал 76), вызывающая остачов третьего процессора 3.

Логические "1" на третьем выходе регистра 34, на выходе шестого элемента ИЛИ

35 и на третьем инверсном выходе регистра

41 обеспечивает формирование логической

"1" на выходе шестого элемента И 36 (сигнал

79), вызывающей пуск третьего процессора

3 и запись логического "О" в третий счетчик

29 и в третий разряд регистра 34.

По окончании текущего такта работы первым и вторым процессорами 1 и 2 (сигналы 65 и 66) в первый и второй разряды регистра 34 записываются логические "1".

На первых шинах выходов 16, 17 устройства

15 управления установятся логические "1" . (сигналы 74, 75), вызывающие останов первого и второго процессоров 1 и 2. В случае несовпадения результатов работы. процессоров 1 и 2 сигнал от блока 21 сравнения поступит на вход 22 устройства 15 управления и на первые входы 37 блоков 38 обнаружения отказа (сигнал 22. При превышении заданного числа несовпадений результатов работы в парах, в состав которых входил второй процессор 2, на выходе второго блока 38 обнаружения отказа сформируется логическая "1". которая поступит во второй разряд регистра 41 (сигнал 69), свидетельствуя о неисправности второго процессора 2:

Логический "0" на втором инверсном выходе регистра 41 обеспечит формирование логического "0" на выхОде пятого элемента И

1755399

14 руется факт отказа (например, 2), в регистре

52 содержится код 0. свидетел ьствующий об отсутствии несовпадений резул ьтатов работы в парах в течение последних тактов, в . сумматоре-вычитателе содержится код О.

35 свидетельствующий об отсутствии несовпадений результатов работы в парах на интервале анализа. На третьем выходе дешифратора 50 формируется логическая

"1", а на остальных выходах дешифратора

50 формируются логические "0". в связи с

40 чем на выходе четвертого из элементов И 51 формируется содержимое четвертого разряда регистра 52; а на выходах остальных элементов И 51 формируются логические

"0", что ведет к формированию на выходе 45 элемента ИЛИ 55 содержимого четвертого разряда регистра 52, В момент начала очередного такта контроля на вход 48 блока 38 обнаружения отказа поступает логическая "1" с выхода 50 тринадцатого элемента ИЛИ 47 устройства

15 управления (сигнал 48), на вход 45 блока

38 обнаружения отказа поступает сигнал с соответствующего прямого выхода регистра 44 устройства управления 15 (сигнал 45) 55 который равен логической "1" в случае работы соответствующего процессора в паре и равен логическому "0" в противном случае. на вход 37 блока 38 обнаружения отказа поступает сигнал от блока 21 сравнения, 36, запрещая тем самым пуск второго процессора 2 (сигнал 78). Логический "0" на выходе пятого элемента И 36 обеспечивает формирование.логического "0" на выходе одиннадцатого элемента И 46, а следова- 5 тельно, и на выходе тринадцатого элемента

ИЛИ 47, запрещая тем самым сдвиг содержимого регистра 44, Логические "1" на первом инверсном выходе регистра 41, на втором выходе реги- 10 стра 34 и на первом выходе регистра 34 обеспечат формирование логической "1" на выходе четвертого элемента И 36, разрешая пуск первого процессора.1 (сигнал 77).

Таким образом, первый и,третий про- 15 цессоры 1 и 3 продолжают работать независимо друг от друга, решая задачи только собственных модулей памяти и только.со встроенныМ контролем, Блок обнаружения отказа функциониру- 20 ет следующим образом.

В исходном состоянии в регистре 49 содержится код числа сравнений результа. тов работы взаимопроверяемых процессо:ров, определяющий длину интервала 25 анализа (например, 3), в регистре 58 содер- жится код порогового числа несовпадений

I результатов работы в парах, при достижении которого на интервале анализа фиксикоторйй равен логической "1" в случае несовпадения результатов работы взаимопроверяемых процессоров и равен логическому

"0" в противном случае. Таким образом. после окончания работы соответствующего процессора в паре происходит сдвиг содержимого регистра 52 под воздействием логической "1" на выходе второго элемента И 53, а признак несовпадения результатов работы взаимопроверяемых процессоров записывается в первый разряд регистра 52 с выхода третьего элемента И 54, В случае совпадения результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре резервируемого процессора в первый разряд регистра 52 запишется логический "0" и

его содержимое останется равным

"0000...0" (сигналы 83), а содержимое сумматора-вычитателя 56 не изменится.

В случае несовпадения результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре резервируемого процессора в первый разряд регистра 52 запишется логическая "1" и его содержимое станет равным "100, .0" (сигналы 83), а содержимое сумматора-вычитателя 56 станет равным 1, так как на вход сложения сумматора-вычитателя 56 поступит логическая "1" с nepaot.o выхода регистра 52 (сигнал 84).

В случае совпадения результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре резервируемого процессора в первый разряд регистра 52 запишется логический "0" и его содержимое станет равным "0100...0" (сигналы 83), а содержимое сумматора-вычитателя 56 не изменится.

В случае совпадения результатов работы рассматриваемого резервируемого процессора и работавшего с ним s nape резервируемого процессора в первый разряд регистра 52 запишется логический "0" и его содержимое станет равным "0010...0" (сигналы 83), а содержимое сумматора-вычитателя 56 не изменится, В случае несовпадения результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре резервируемого процессора в первый разряд регистра 52 запишется логическая "1" и его содержимое станен равным "1001...1" (сигналы 83), а содержимое сумматора-вычитателя 56 не изменйтся, так как на вход сложения сумматора-вычитателя 56 поступит логическая" 1" с первого выхода регистра

52 (сигнал 84), а на вход вычитания сумматора-вычитателя 56 поступит логическая "1" с четвертого выхода регистра 52.

1755399

В случае несовпадения результатов работы рассматриваемого резервируемого процессора и работавшего с ним а паре резервйруемого процессора в первый разряд регистра 52 запишется логическая "1" и его содержимое станет равным "1100...0" (сигналы 83), а содержимое сумматора-вычитателя 56 станет равным 2, так как на вход сложения сумматора -вычитателя 56 поступит логическая "1" с первого выхода регистра 52 (сигнал 84). что приведет к совпадению содержимого сумматора-вычитателя 56 и регистра 58, вследствие чего на выходе блока 57 сравнения, a следовательно, и на выходе 39 блока 38 обнаружения отказа сформируется логическая "1", свидетельствующая об обнаружении отказа соответствующего резервируемого процесса (сигнал

39), Формула изобретения

Устройство для управления резервированной вычислительной системой, содержащее группу счетчиков числа команд, группу схем сравнения, регистр хранения эталонного кода, регистр хранения кодов состояния процессоров, регистр хранения кодов исправности процессоров. регистр хранения кодов назначения, первую — четвертую группы элементов И, первую — четвертую группы элементов ИЛИ и элемент ИЛИ, счетные входы счетчиков числа команд группы являются входами устройства для подключения выходов сигналов вычислительной системы окончания выполнения команды, выходы счетчиков числа команд группы подключены к пеРаым входам схем сравнения группы, вторые входы которых подключены к выходу регистра хранения эталонного кода, а выходы — к первым входам элементов И первой группы, вторые входы которых подключены к входам устройства для подключения выходов окончания программных модулей вычислительной системы, выходы элементов И первой группы соединены с первыми входами элементов ИЛИ первой группы, выходы которых являются выходами останоаа устройства, а также подключены к входам установки в "1" соответствующих разрядов регистра хранения кодов состояния процессоров, выходы разрядов которых подключены к первым входам соответствующих элементов И второй группы и первым входам предыдущих по номеру элементов ИЛИ второй группы, вторые входы элементов И второй группы подключены к выходам элементов ИЛИ второй группы, а выходы являются выходами сигналов запуска устройства и подключены к входам сброса счетчиков числа команд группы, регистра хранения кода состояния процессоров и первым входам элементов И третьей группы, выходы которых соединены с соответствующими входами элемента

ИЛИ, выход которого подключен к входу

5 сдвига регистра хранения кодов назначения, инверсные разрядные выходы которого подключены к вторым входам элементов И третьей группы, а прямые выходы — к первым входам элементов ИЛИ четвертой груп10 пы, вторым входам элементов ИЛИ второй группы и являются выходами переключения устройства, первые входы элементов ИЛИ третьей группы подключены к группе входов отказа устройства. а выходы элементов

15 ИЛИ третьей группы подключены к входам установки регистра хранения кодов исправности процессоров, прямые разрядные выходы которого соединены с вторыми входами соответствующих элементов ИЛИ

20 первой группы, и последующими элементами ИЛИ четвертой группы, инверсные разрядные выходы регистра хранения кодов исправности процессоров подключены к третьим входам элементов И второй группы

25 и первым входам элементов И четвертой группы, вторые входы которых подключены к выходам элементов ИЛИ четвертой группы, а выходы элементов И четвертой группы являются выходами разрешения записи ус30 тройства, о.т л и ч à ю щ е е с я тем, что, с целью повышения достоверности контроля, в устройство введена группа блоков обнаружения.отказов, каждый из которых содержит регистр проверок, дешифратора

35 проверок, регистр сдига, регистр пороговых значений, регистр сдвига, сумматор-вычитатель, схему сравнения, группу элементов И, элемент ИЛИ, первый и второй элементы И, выходы которых подключены соответствен40 но к входу записи и входу сдвига регистра сдвига, выходы разрядов которого подключены к первым входам элементов И группы блока обнаружения отказа, к вторым входам которых подключены выходы дешифратора

45 проверок, информационный вход которого подключен к выходу регистра проверок, выходы элементов И группы блока обнаружения отказа подключены к соответствующим входам элемента ИЛИ, выход которого сое50 динен с входом вычитания сумматора-вычитателя, вход сложения которого соединен с выходом первого разряда регистра сдвига, а выход — с первым информационным входом схемы сравнения, второй информаци55 онный вход которой подключен к выходу регистра пороговых значений, а выход схемы сравнения является выходом отказа блока обнаружения отказа группы, причем выходы отказа блоков обнаружения отказа группы подключены к в