Устройство для устранения обратной работы в системах передачи дискретных сообщений с фазовой манипуляцией

Устройство для устранения обратной работы в системах передачи дискретных сообщений с фазовой манипуляцией

Иллюстрации

Показать все

Реферат

 

Устройство содержит: коммутатор 1, сдвигающий регистр 2, два дешифратора 3, 4, два элемента И 5, 6, RS-триггер 7, элемент ИЛИ 8, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9, распределитель циклов 10, декодер 11, блок защиты 12. 1-2-3-5-8-10-1-9-11-12-10-12,2-5- 6-7-9, 5-7, 6-8,10-11,2-5, 2-6,2-11.2-10, 2-12. 1 ил.

СО!ОЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s Н 04 L 27/22

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlO ИЭОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ПАТЕНТУ

1 (21) 4827797/09 (22) 21,05.90 (46) 15.08;92,Бюл. ¹ 30 (71) Воронежский научно-исследовательский институт связи (72) H.Ê,Ïûíòÿ, Н.Е.Шевченко и А.Д.Кравцов (73) H.Ê.Ïûíòÿ, Н.Е.Шевченко и А.Д,Кравцов

l (53) 621.394.14 (088,8) (56) Авторское свидетельство СССР

¹ 599368, кл. Н 03 М 13/00, 1976, „„ЯЦ „„1755722 А3

2 (54) УСТРОЙСТВО ДЛЯ УСТРАНЕНИЯ ОБРАТНОЙ РАБОТЫ В СИСТЕМАХ ПЕРЕДА-.

ЧИ ДИСКРЕТНЫХ СООБЩЕНИЙ С

ФАЗОВОЙ МАНИПУЛЯЦИЕЙ (57) Устройство содержит: коммутатор 1, сдвигающий регистр 2, два дешифратора 3, 4, два элемента И 5, 6, RS-триггер 7, элемент

ИЛИ 8, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9, распределитель циклов 10, декодер 11, блок защиты 12, 1-2-3-.5-8-10-1-9-11-12-10-12, 2-56-7-9, 5-7, 6-8, 10-11, 2-5, 2-6, 2-11, 2-10, 2-12.

1 ил.

1755722

Изобретение относится к технике связи и мо>кет использоваться при построении цифровых систем передачи информации с фазовой манипуляцией.

Целью изобретения является устранение обратной работы при увеличении количества применяемых кодов.

На чертеже приведена структурная электрическая схема устройства, Устройство содержит коммутатор 1, сдвигающий регистр 2,"йервый дешифратор

3 (прямой синхронизйрующей последовательности), второй дешифратор 4 (обратной синхронизирующей последовательности), первый и второй элементы И 5 и 6, RS-триггер 7, элемент ИЛИ 8, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9, распределитель 10 циклов, декодер 11, блок 12 защиты.

Устройство для устранения обратной работы в системах передачи дискретных сообщений с фазовой манипуляцией работает следующим образом.

На вход устройства поступает демодулированное кодовое сообщение в прямом или обратном виде, содержащее синхронизирующую последовательность (сикхропосылку) и кодовые комбинации (кодовые слова). Количество кодовых комбинаций в кодовом сообщении определяется организационными методами в зависимости от объемов передаваемой информации для каждой системы связи и персонально.

Управляющий сигнал с распределителя циклов 10, приходящий на коммутатор 1, не препятствует прохождению кодового сообщения на сдвигающий регистр 2, Записываемые в регистр символы кодового сообщения обновляются с поступлением каждого последующего символа. Ввиду того, что нам заранее известна структура синхронизирующей последовательности, то дешифраторы 3 и 4 построены так, что срабатывают только на прямую и обратную синхропосылки соответственно, В зависимости от вида поступающей синхропосылки срабатывает один из дешифраторов, который формирует импульс, равный по дли тельности одному символу кодового сообщения. На элементах И 5 и 6 осуществляются стробирование этого импульса синхронизирующим импульсом с целью разнесения по времени моментов дешифрации синхропосылки и принятия решения о ее приеме. Таким образом, при обнаружении в кодовом сообщении всех признаков синх ронизирующей последовательности на элементе И 5 или 6 формируется сигнал, равный по длительности половине периода синхроимпульса и расположенный во второй его части, Под действием этого импульса происходит установка триггера 7, который управляет работой элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9, В случае демодуляции фазомодулированного сигнала кодового со5 общения в прямом виде импульс дешифрации формируется по выходу дешифратора 3 и через элемент И 5 триггер 7 устанавливается в состояние низкого уровня сигнала, который воздействуя по первому входу эле10 мента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 не производит преобразований сигнала, действующего по второму входу, В случае демодуляции сигнала кодового сообщения в обратном (инверсном) виде импульс дешиф15 рации формируется по выходу дешифратора обратной синхропосылки 4 и через элемент

И 6 триггер 7 переключается в состояние высокого уровня сигнала, который воздействуя по первому входу элемента ИСКЛЮ20 ЧАЮЩЕЕ ИЛИ 9 осуществляет инверсию сигнала действующего по второму входу.

Таким образом, на вход декодера 11 кодовые слова поступают всегда в прямом виде независимо от того, как они были

25 демодулированы, Простробированный синхронизирую- . щими импульсами сигнала дешифрации синхропосылки поступает по любому из входов элемента ИЛИ 8 и через него воздейст30 вует на вход управления распределителя 10 циклов, при этом распределитель 10 циклов изменяет свое состояние и переходит из режима поиска синхропосылки в режим обработки кодовых слов, По второму выходу

35 распределителя 10 циклов сигнал управления переключается из высокого уровня сигнала — в низкий уровень. При этом коммутатор 1 переключается для передачи кодовых слов через элемент 9 в декодер 11, 40 и отключает информационный поток со входа сдвигающего регистра 2, Одновременно разрешается работа блока l2 защиты сигналов управления с распределителя 10 циклов, Поступающие на информационный

45 вход декодера 11 информационные символы записываются в нем инвертированными синхронизирующими импульсами, Распределитель 10 циклов по первому выходу выставляет сигнал управления деко50 деры 11, под действием которого в декодере осуществляется разделение информационной и проверочной частей каждого кодового слова, По окончании записи информационных символов данного кодового слова в де55 кодере 11 происходит формирование проверочных символов под действием инвертированных синхронизирующих импульсов.

Синхронно в декодере 11 происходит посимвольное сравнение сформированных

1755722

Формула изобретения

Устройство для устранения обратной работы в системах передачи дискретных сообщений с фазовой манипуляцией, содержащее первый и второй дешифраторы, первый и второй элементы И, выходы которых соединены с соответствующими входами элемента ИЛИ, блок защиты и последовательно соединенные распределитель циклов и декодер, о т л и ч а ю щ е ес я тем, что, с целью устраненйя-обратной работы при увеличении количества применяемых кодов, введены последовательно соединенные коммутатор и сдвиговый регистр, первая и вторая группы выходов копроверочных символов с поступающими по входу устройства проверочными символами данного кодового слова, При сравнении проверочных символов декодером 11 импульсов ошибки не вырабатывается, а несравнение в любом из проверочйых символов каждого слова приводит к формированию импульса ошибки, который поступает на соответствующий вход блока 12. защиты для принятия решения.

Декодер 11 выставляет информационную часть кодового сообщения на выход информации устройства. Распределитель 10 циклов вырабатывает из входных синхронизирующих импульсов выходные синхронизирующие импульсы для записи информационных символов потребителем информации и выставляет их на выход синхронизируЬщих импульсов устройства, В момент обработки последнего символа каждого кодового слова распределитель

10 циклов, формирует импульс окончайия кодового слова, который поступает на второй вход блока 12 защиты. Если при декодировании данного кодового слова ошибок не обнаружено и импульс ошибки не был сформирован, то на основании этого в блоке 12 защиты путем стробирования синхроимпульсов импульса окончания кодового слова вырабатывается сигнал "верно", который сообщает потребителю информации о том, что информация принятого кодового слова ошибок не содержит. Наличие сигнала "Верно" по приему всех кодовых слов данного кодового сообщения свидетельствует о приеме всей информации кодового сообщения . без ошибок. Обнаружение ошибок декодером 11 в кодовых словах данного кодового сообщения фиксируется в блоке 12 защиты.

По накоплению информации о приеме N кодовых слов, содержащих ошибки, блоком 12 защиты вырабатывается импульс сброса распределителя 10 циклов, который и переводит его в исходный. режим поиска синхронизирующей последовательности. B случае обнаружения ошибок в кодовом слове сигнал "Верно" блоком 12 защиты не вырабатывается.

15 торого подключены соответственно к входам первого и второго дешифраторов, а

era тактовый вход является входом синхроимпульсов и соединен с первыми входами первого и второго элементов И, распредели20 теля циклов и блока защиты и вторым входом декодера, и последовательно соединенные RS-триггер и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подклю25 чен к третьему входу декодера, второй выход распределителя циклов соединен с вторым входом блока защиты и с первым входом коммутатора, второй вход которого является информационным входом устрой30 ства, а второй его выход подключен к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы первого и второго дешифраторов соединены соответственно с вторыми входам первого и второго элементов И, выходы

35 которых подключены соответственно к R u

S-входу RS-триггера, выход элемента ИЛИ соединен с вторым входом распределителя циклов, третий выход которого подключен к третьему входу блока защиты, а четвертый

40 его выход является выходом синхроимпульсов, первый выход декодера соединен с четвертым входом блока защиты, первый выход которого подключен к третьему входу распределителя циклов, второй его выход является выходом "Верно", а второй выход

45 декодера является информационным выходом устройства, Составитель И,Котиков

Техред М.Моргентал Корректор Н,Бучок

Редактор Н.Швыдкая

Производственно-издательский комбинат "Патент", г. Ужгород; ул.Гагарина, 101

Заказ 2901 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5