Устройство для передачи бинарной информации

Устройство для передачи бинарной информации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике связи Цель изобретения - повышение помехоустойчивости устр-ва. Устр-во для передачи бинарной информации содержит г-р 1, эл т И 2, Т-триггер 3, регистр 4 сдвига, ЦАП 5, сумматоры 6 и 14 по модулю два, компараторы 7 и 11, интегратор 8, D-триггеры 9 и 15, двухполупериодный выпрямитель 10 пинию задержки 12 и сумматор 13. Цель достигается путем подавления низкочастотных составляющих в спектре линейного передаваемого сигнала. 2 ил.

СОЮЗ СОВЕ СКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5!)5 Н 04 L25/40

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4369028/09 (22) 21,01.88 (46) 23,08.92. Бюл. ¹ 31 (72) M,È.Áåëÿêoâ, В;Д.Лиференко, Й,АЛу- кин, Ю.В.Марков, В.В.Молькин и И.Д.Толстихин (56) Патент США ¹ 3162724, кл. 178-68, 1961, ЯЦ„„17571 1 7 А1

2 (54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ БИНАРНОЙ ИНФОРМАЦИИ (57) Изобретение относйтся к технике связи.

Цель изобретения — повышение помехоустойчивости устр-ва. Устр-во для передачи бинарной информации содержит г-р 1, эл-т

И 2, Т-триггер 3, регистр 4 сдвига, ЦАП 5, сумматоры 6 и 14 по модулю два, компараторы 7 и 11, интегратор 8, D-триггеры 9 и

15, двухполупериодный выпрямитель 10, линию задержки 12 и сумматор 13. Цель достигается путем подавления низкочастотных составляющих в спектре линейного передаваемого сигнала, 2 ил.

1757117

Изобретение относится к технике связи и может использоваться для передачи цифровых сигналов в сйстемах с импульсно-кодовой модуляцией.

Цель изобретения — повышение помехоустойчивости устройства путем подавления низкочастотных составляющих в спектре линейного передаваемого сигнала.

На фиг. 1 представлена структурная электрическая схема предложенного устройства; на фиг, 2 — эпюры напряжения, поясняющие его работу.

Устройство для передачи бинарной информации содержит генератор 1, элемент И

2, Т-триггер 3, регистр 4 сдвига, цифроаналоговый преобразователь 5, первый сумматор 6 по модулю два, первый компаратар 7, интегратор 8, первый D-триггер 9, двухполупериодный выпрямитель 10, второй компарзтар 11, линию 12 задержки, сумматор 13, второй сумматор 14 по модулю два и второй

D-триггер 15.

Устройство работает следующим образам.

На первый вход устройствз поступает информационный сигнал в формате NRZ вида m BIPIC, полученным путем добавления. к каждым m информационным битам двух дополнительных битов — бита Р и бита С (фиг. 2а). На место бита Р записан уровень логического нуля, на место бита С записана информация а телеконтроле, служебной связи, синхрогруппе, При этом два дополнительных бита добавляются на каждые десять информационных бит (фиг. 2а). Далее цифровой сигнал поступает на второй вход элемента И 2, нз первый вход которого поступает хронирующая тактовая частота (фиг, 2b) в результате чего на выходе элемента И

2 образуется поток импульсов (фиг, 2d), соответствующий логическим еДиницам поступающего на. первыи вход устройства цифрового сигнала. Импульсы поступают на вход Т-триггера 3, на выходе кОторого получается сигнал (фиг, 2е), который поступает на D-вход регистра 4 сдвига, на С-вход которого подается хронирующая тактовая частота с выхода генератора 1. Регистр 4 сдвига предназначен для преобразования цифрового сигнала, поступающего íà его

0-вход, из последовательного кода в параллельный, С первого, второго...., (m+2)-го выходов регистра 4 сдвига цифровые сигналы поступают нз первый, второй, ..., (m+2)-й входы цифроаналогового преобразователя

5; который предназначен для преобразования цифрового сигнала в аналоговый и с выхода которого сигйал в аналоговой форме поступает на второй вход первого компаратора 7.

На выходе первого коммутатора 7 получается сигнал (фиг 2g) — код цифровой суммы группы, показывающий, сколько единиц находится в группе импульсов íà (m+2) бит

5 — больше половины либо меньше или равно половине импульсов из (m+2) бит. На первый вход первого компаратора 7 подано по второму входу устройства постоянное напряжение, соответствующее случаю, когда в пачке из (я+2) бит количество логических

10 единиц равно 1/2(m+2) Далее сигнал (фиг. 2g) — код цифровой суммы группы поступает на 0-вход первого

0-триггера 9, на С-вход которого подана частота (фиг. 2b), равная f>/(m+2), Первый Dтриггер 9 предназначен для хранения поступающего на его 0-вход кода цифровой суммы группы в течение (m+ 2) тактов и формирует на своем выходе сигнал (фиг. 2h)— код цифровой суммы группы, показывающий количества информационных логических единиц в группе из(гп+2) бит, Далее код цифровой группы суммы (фиг. 2h) поступает на первый вход второго сумматора 14 по модулю два. на второй вход которого поступает код текущей цифровой суммы, сформированный вторйМ кампараторам 11. Сложив по модулю два сигналы, проходящие на вход, второй сумматор 14 по модулю два формирует сигнал (фиг. 2I) инверсии либо

30 отсутствия инверсии сигнала (фиг. 2f), поступающега нз первый вход первого сумматора

6 по модулю два, в зависимости от. соотношения кода цифровой суммы группы и кода частота В, равная fT/(m+2).

Второй 0-триггер 15 предназначен для

40 хранения поступающего на его 0-вход сигнала инверсии либо отсутствия такового в течение (m+2) тактов. Затем сигнал инверсий (фиг, 2k) поступает на второй вход первого сумматора 6 по модулю двз, на первый вход которого поступает сигнал (фиг. 2f). На выходе первого сумматора 6 по модулю два образуется сигнал (фиг. 2q), представляющий собой инверсный (или прямой) сигнал (фиг. 2f) и поступающий на вход интегратора

8, который предназначен для хранения ин50 фармацйи о текущей цифровой сумме цифрового сигнала, поступающего Hà его вход

С выхода интегратора 8 информация о текущей цифровой сумме поступает на первый

55 вход второго кампаратора 11, на выходе котарога формируется код текущей цифровой суммы (фиг. 2п), показывающий соотношение логических единиц и нулей информационного сигнала. На второй вход второго кампаратора 11 с третьего входа устройства

35 текущей цифровой суммы. Далее сигнал инверсии поступает на 0-вход второго 0-триггера 15, на С-вход которого поступает

1757117 о РГП . -.,с... П . П ГГП ГГП ., . ГГП ГЛ .; П . . ГП . (сП .. П ..

5 с

Фиг, 2

5 подано постоянное напряжение. соответСтвующее случаю, когда количество логиче. ских единиц и нулей в сигнале,поступающем на вход интегратора 8, равйо.

С выхода второго компаратора 11 код теку- 5 щей цифровой суммы (фиг. 2п) поступает на второй вход второго сумматора 14 по модулю два.

С выхода первого сумматора 6 по модулю два цифровой сигнал (фиг. 2q) поступает 10 на вход сумматора 13 и на вход линии 12 задержки. на выходе которой образуется сигнал (фиг, 2г), поступающий на первый вход сумматора 13, на выходе которого образуется двухуровневый сигнал (фиг. 2s), об- 15 . ладающий в два раза меньшей полосой;

Двухуровневый сигнал (фиг. 2s), проходя через двухполупериодный выпрямитель 10, преобразуется в исходный цифровой сигнал (фиг. 2t), причем информация о телеконтро- 20 ле, служебной связи, синхрогруппе(биты С) остается в таком виде, в каком она была на передающей стороне, а биты P претерпевают изменения при обработке сигнала, но это не влияет на передачу основных информа- 25 ционных символов.

Формула изобретения

Устройство для передачи бинарной информации, содержащее последовательно соединенные генератор. элемент И, второй 30 вход которого является первым входом устройства, и Т-триггер и последовательно соединенные линию задержки, сумматор, к второму входу которого подключен вход линии задержки, и двухполупериодный выпрямитель, выход кбторого является выходом устройства, отл и ч в ю щ ее с я тем, что, с целью повышения помехоустойчивости устройства путем подавлейия низкочастотных составляющих в спектре линейного передаваемого сигнала, введены регистр сдвига, последовательно соединенные цифроаналоговый преобразователь, первый компаратор, второй вход которого является вторым входом устройства, и первый D-триггер и последовательно соединенные первый сумматор по модулю два, интегратор, второй компаратор, второй вход которого является третьим входом устройства. второй сумматор по модулю два, к второму входу которого подключен выход первого D-триггера, и второй О-триггер, выход которого подключен к второму входу первого сумматора по модулю два, первый вход которого соединен с соответствующим выходом регистра сдвига, D- и С-входы которого соединены соответственно с выходом Т-триггера и с первым выходом генератора. второй выход которого подключен к С-входам первого и второго

О-триггеров, при этом выходы регистра сдвига соединены с входами цифроаналоговогоо преобразователя, а выход первого сумматора по модулю два подключен к вхсду линии задержки,