Устройство для умножения чисел с фиксированной запятой

Устройство для умножения чисел с фиксированной запятой

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении центральных процессоров, вычислителей. Цель изобретения - расширение функциональных возможностей за счет обработки чисел с переменной длиной формата с максимальным коэффициентом загрузки оборудования. Устройство для умножения числа с фиксированной запятой содержит операционный блок, регистр микрокоманд, счетчик циклов, элемент ИЛИ, блок синхронизации, регистр адреса, два буферных регистра, триггер знака , триггер переноса, два триггера выдвигаемых разрядов множителя, два триггера значащего бита, три элемента ЗИ-ИЛИ, четыре элемента 2И-ИЛИ, пять элементов И- НЕ, четыре элемента НЕ. Алгоритм функционирования состоит в том, что одна половина операционного блока используется для умножения на старшую часть множителя , а другая половина - для умножения на младшую часть множителя. 6 ил. СО С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 06 Р 7/52

ГОСУДАРСТБЕННЬ|И КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ -: -. - .

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4747936/24 (22) 09.10.89 (46) 30.08.92. Бюл. N. 32 (71) Конструкторское бюро электроприборостроения (72) В.П.Шапкин, В.Е.Левков и О.А,Лученко (56) Авторское свидетельство СССР

N 1290301, кл. G 06 F 7/52, 1987.

Авторское свидетельство СССР

М 1558205, кл. G 06 F 7/52, 1988. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ С ФИКСИРОВАННОЙ ЗАПЯТОЙ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении центральных процессороо,вычислителей. Цель изобретения — расширение функциональных возможИзобретение относится к вычислительной технике и г1ожет быть использовано при построении центральных процессоров

ЦВМ.

Известно устройство для умножения чисел с фиксированной запятой. содержащее счетчик циклов, регистр микрокоманд, регистр множителя, регистр результата, сумматор, регистр множимого, три элемента

ИЛИ, оход пуска устройства, группу информационных оходоа устройства, выход результата, информационный выход устройства.

Недостатком этого устройства является невозл1ожность обработки чисел с переменной длиной формата, а также низкий коэффициент заГрузки оборудования, Наиболее близким из известных является устройстоо для ул1ножения чисел с фикси„„5U ÄÄ 1758644 А1 ностей за счет обработки чисел с переменной длиной формата с максимальным коэффициентом загрузки оборудования, Устройство для умножения числа с фиксированной запятой содержит операционный блок, регистр микрокоманд, счетчик циклов, элемент ИЛИ, блок синхронизации, регистр адреса, два буферных регистра, триггер знака, триггер переноса, два триггера выдвигаемых разрядов множителя, два триггера значащего бита, три,элемента ЗИ-ИЛИ, четыре элемента 2И-ИЛИ, пять элементов ИНЕ, четыре элемента НЕ. Алгоритм функционирования состоит в том, что одна половина операционного блока используется для умножения на старшую часть множителя, а другая половина — для умножения на младшую часть множителя. 6 ил. рованной запятой. содержащее операционный блок, регистр адреса, регистр микрокоманд, счетчик циклов, блок синхронизации, семь элементов И, четыре элемента НЕ, элемент ИЛИ-НЕ, пять элементов И-НЕ, два элемента 2И-ИЛИ, триггер коротких тактов, пять элементов ИЛИ, элемент 2И-ИЛИ-НЕ, триггер коррекций результата, триггер округления, триггер выдвигаемых разрядов множителя, триггер анализа значащего бита, триггер знака множимого, триггер блокировки.

Недостатком этого устройства является невозможность обработки чисел с переменной длиной форл1ата, а также низкий коэффициент загрузки оборудования.

Так при умножении операндов, длина которых в два раза меньше основного формата, вторая (" младшая" ) часть операцион1758á44

10

55 ного оборудования устройства умножения в операции умножения не участвует, что приводит к низким функциональным возможностям и к снижению коэффициента загрузки оборудования.

Целью изобретения является расширение функциональных возможностей за счет обработки чисел с переменной длиной формата с максимальным коэффициентом загрузки оборудования.

Поставленная цель достигается тем, что в устройство для умножения чисел с фиксированной запятой, содер>кащее счетчик циклов, регистр микрокоманд, регистр адреса. четыре элемента НЕ, пять элементов

И-НЕ, элемент ИЛИ, блок синхронизации, первый и второй элементы 2И-ИЛИ, первый триггер выдвигаемых разрядов множителя, первый триггер анализа значащего бита, триггер знака и операционный блок, содер>кащий арифметические модули с первого по четвертый и первый блок ускоренного переноса, причем первые входы арифметических модулей с первого по четвертый обьединены и соединены с первым входом считывания операционного блока, входы первой, второй и третьей групп арифметических модулей с первого по четвертый соединены соответственно с информационным входом, входом адреса и входом микроопераций операционного блока, вторые входы арифметических моделей с первого по четвертый соединены с первым входом синхронизации операционного блока, информационные выходы арифметических модулей с первого по четвертый соединены с первым информационным выходом операционного блока, выход переполнения которого соединен с выходом переполнения первого арифметического модуля, выход знака которого соединен с выходом знака операционного блока, первый и второй входы сдвига которого соединены соответственно с первым и вторым входами сдвига первого арифметического модуля, третьи входы первого, второго и третьего арифметических модулей соединены соответственно с первым, вторым и третьим выходами первого блока ускоренного переноса, входы с первого по шестой которого соединены соответственно с первым и вторым выходами второго, первым и вторым выходами третьего и первым и вторым выходами четвертого арифметических модулей, первый и второй входы сдвига i-го арифметического модуля (i = 2, 3, 4) соединен соответственно с первым и вторым выходами (И)-ro арифметического модуля, седьмой вход первого блока ускоренного переноса соединен с первым входом переноса операционного блока и третьим входом четвертого арифметического модуля, первый и второй выходы сдвига которого соединены соответственно с первым и вторым выходами сдвига операционного блока, выход устройства соединен с первым информационным выходом операционного блока, входы "Пуск" и "Сброс" устройства соединены с входами "Пуск" и

"Сброс" блока синхронизации, входы микрокоманд и адреса устройства соединены соответственно с информационными входами регистра микрокоманд и регистра адреса, информационный вход устройства соединен с информационным входом операционного блока, вход адреса которого соединен с выходом регистра адреса, выход знака операционного блока соединен с информационным входом триггера знака, синхровход которого соединен с выходом первого элемента И-НЕ, первый вход которого соединен с первым выходом регистра микрокоманд, второй выход которого соединен с входом микроопераций операционного блока, первый синхровход счетчика циклов соединен с входами сброса первых триггеров выдвигаемых разрядов множителя и анализа значащего бита и выходом второго элемента И-НЕ, первый вход которого соединен с выходом микрооперации записи выхода микроопераций регистра микрокоманд, синхровход которого соединен с первым выходом блока синхронизации и вторым входом второго элемента

И-НЕ, прямой выход первого триггера выдвигаемых разрядов множителя соединен с синхровходом первого триггера анализа значащего бита, информационный вход которого соединен с входом логической единицы устройства, введены два буферных регистра, третий и четвертый элементы 2ИИЛИ, три элемента 3И-ИЛИ, триггер переноса, второй триггер выдвигаемых разрядов множителя и второй триггер àíà lиза значащего бита, а операционный блок дополнительно содержит арифметические модули с пятого по восьмой и второй блок ускоренного переноса, причем первые входы арифметических модулей с пятого по восьмой обьединены и соединены с вторым входом считывания операционного блока, входы первой, второй и третьей групп арифметических модулей с пятого по восьмой соединены соответственно с информационным входом, входом адреса и входом микроопераций операционного блока, вторые входы арифметических модулей с пятого по

BocI MoA соединены с вторым входом синхронизации операционного блока, информационные выходы арифметических модулей с пятого по восьмой соединены с

1758644 мента НЕ, выход которого соединен с треть,ими входами первого, второго и третьего элементов 2И-ИЛИ и третьими входами четвертого элемента 2И-ИЛИ и второго и третьего элементов ЗИ-ИЛИ, второй выход переноса операционного блока соединен с четвертым входом nepeoto элемента ЗИИЛИ, выход которого соединен с первым входом переноса операционного блока, второй вход переноса соединен с пятым выходом регистра микрокоманд и шестым входом первого элемента ЗИ-ИЛИ, пятый вход которого соединен с вторыми входами второго, третьего элементов ЗИ-ИЛИ и выходом четвертого элемента Н Е, вход которого соединен с шестым выходом регистра микрокоманд, четвертыми и пятыми входами второго и третьего элементов ЗИ-ИЛИ, выход триггера знака соединен с информационными входами первой группы первого буферного регистра, четвертым входом третьего элемента 2И-ИЛИ, вторым входом четвертого элемента 2И-ИЛИ и четвертым входом четвертого элемента 2И-ИЛИ, пятый вход которого соединен с выходом первого триггера анализа значащего бита, первый и второй выходы микрооперации чтения регистра микрокоманд соединены соответственно с входами считывания первого и второго буферных регистров, информационные входы второй группы которых соединены с выходами младших разрядов операционного блока и информационными выходами младших разрядов устройства, седьмой выход регистра микрокоманд соединен с вторым входом третьего элемента

И-НЕ, инверсный выход первого триггера выдвигаемых разрядов множителя соединен с шестым входом второго элемента ЗИИЛИ и шестым входом третьего элемента

ЗИ-ИЛИ, седьмые входы второго и третьего элементов ЗИ-ИЛИ соединены с третьим выходом микрооперации синхронизации регистра микрокоманд, восьмой вход второго элемента ЗИ-ИЛИ соединен с восьмым входом третьего элемента ЗИ-ИЛИ и инверсным выходом второго триггера выдвигаемых разрядов множителя, вход сброса которого соединен с входом сброса второго триггера анализа значащего бита соединен с выходом второго элемента И-НЕ, выходы второго и третьего элементов ЗИ-ИЛИ соединены соответственно с вторым и первым входами управления микрооперациями операционного блока, первый и второй входы считывания которого соединены соответственно с выходами микроопераций чтения старшей части и младшей части слова регистра микрокоманд.

5

На фиг. 1, 2 представлена функциональная схема устройства; на фиг. 3, 4 — пример выполнения операционного блока; на фиг.

5, 6 — блок-схема алгоритма умножения, -Устройство содержит операционный блок 1 (выполненный, например на БИС

1804,БС1), регистр 2 микрокоманд, блок 3 синхронизации(выполненный, например на

БИС 583, ВГ1), регистр 4 адреса, счетчик 5 циклов. первый буферный регистр 6, второй буферный регистр 7, триггер 8 знака, триггер 9 выходного переноса, первый триггер

10 выдвигаемых разрядов множителя, первый триггер 11 значащего бита, второй триггер 12 выдвигаемых разрядов множителя, второй триггер 13 значащего бита, первый элемент 14 ЗИ-ИЛИ, второй элемент 15 ЗИИЛИ, третий элемент 16 ЗИ-ИЛИ, второй элемент 17 2И-ИЛИ, четвертый элемент 18

2И-ИЛИ, третий элемент 19 2И-ИЛИ, первый элемент 20 2И-ИЛИ, первый элемент 21

И-НЕ, третий элемент 22 И-НЕ, четвертый элемент 23 И-НЕ, пятый элемент 24 И-НЕ, второй элемент 25 И-НЕ, элемент 26 ИЛИ, первый элемент 27 НЕ, четвертый элемент

28 НЕ, третий элемент 29 НЕ, второй элемент 30 НЕ, Операционный блок содержит арифметические модули 46.1 — 46.4 с первого по четвертый и первый блок 44 ускоренного переноса, причем первые входы арифметических модулей 46,1 — 46.4 с первого по четвертый объединены и соединены с первым входом 40.4 считывания операционного блока 1, входы первой, второй и третьей групп арифметических модулей 46.1 — 46.4 с первого по четвертый соединены соответственно с информационным входом, входом адреса и входом 41 микроопераций операционного блока 1, вторые входы арифметических модулей 46.1 — 46.4 с первого по четвертый соединены с первым входом синхронизации операционного блока 1, информационные выходы арифметических модулей 46.1-46.4 с первого по четвертый соединены с первым информационным выходом 34,2 операционного блока 1, выход 35 переполнения которого соединен с выходом переполнения первого арифметического модуля 46.1, выход знака которого соединен с выходом знака операционного блока 1, первый и второй входы сдвига которого соединены соответственно с первым и вторым входами сдвига первого арифметического модуля 46.1, третьи входы первого, второго и третьего арифметических моделей

46.1-46.3 соединены соответственно с первым, вторым и третьим выходами первого блока 44 ускоренного переноса, входы с

1758644 первого по шестой которого саед.1!гены cooTBQTcTBQHHo с перо(ям и гпof)i ill но(ходами второго 46,2, первым и Blopelf1 оыхадлмй третьего 46.3 и первым и 1)та-., м нь ходами четвеГ.тога 46.

44 ускоренного пера!(оса саед((ион с первым входам lepellocB onepellllo ill! 01 с блока

1 и третьим входом IQTBQpTOI 0 гриф,.1етическОГО модуля 46,4, f! 00B:fи и BTQ;:аи ВыхОд сДВ11Г<1 ???????????????? ??????>

"I1 cK" и "Сброс" усTpoilc;:a саадиilei(ы с входами "Пуск" и "Сброс" блока си((храни зации 3, входы 31 и 32 f B кракамле(/! и адреса устройства саад(IHQHL.I càoтнетстнанна с (11(фе)рмацианне.(Ел(1 Входe" I!1 регистра 2 м IKpOKOI1BIIд 11 рег (стрл 4 эдреса, информационный вход 33 уcTpoéc I!)-; соединен с информационным QKO/,0 l апарлLl l10lllf0f 0 б/1 акл 1, Вход л/гг)асл кГ)тараГО соединен с Выходам рагисгрл 4 адреса, BL IKON знака 0 llepBI HOHEI ) I бг! ) К I 1 COQ $11нен с и(!фармациан;(ым В -.;)/,()м триггера 8 знака, синхрснхад которого cof! I;Qll с Выходом первого элемента 21 !1-11(), первый охад которого соединен с первы™, Выхг)дагл регистра 2 микракамлнд, Рта,.")ай E!L хад КоТ О Р О ГО C O Г /) б1 Н Е l I С Е! Х О Да, .1 М (! K л а О П С Р с! Ц И и операционного бла,л 1, перг ый:., 1 раохад счетчика 5 цlli:FIÎВ саадlll! с(I с Вхадзгли сб, )Оса первых триггеров 10 и 11 г(еfäf (.Ieамых разрядоо множителя 11 лнлли33 ;ioчаецего бита и Выха/еа)м BTQ;)ofo злемснтл 25 И-11Е, FlQpBLI вход которого саед: нан с но(ходам

40.6 микрааг(сраци(1 за((и".и Вь хода fl;ЕКроопераций peF(lcTI 2 м(:кра:.Ог .".нд, си»хранход которого соединен .. первым

ВыхоДОМ Б 10кл 3 си1I> p l f(!3лц!1(!1 Втарыгл

ВхОДОм f) T 0 t) 0 I 0 з)1 Q f. а н т л 2",) Ь . I "1 :L-., 1 р Я и ОЙ выход первого триггера I? Вь дгл(глсмых рлзрядан м1 1ажителя с01:/1(l!! QI I с с .I IKпанх0дам neроаго триггсрл 1 i лнлл:. :""л -ен(лчл(цега бита. информационный i KO,, 1(атараго соединен с ВхадОм лаги«а(;!::Ой сди(I! lцьl устройства, оперлциан(ый блoK I содержит также арифмстичсские f,L), () .H 46.5-16 8 C пятого f!o восьмой и Второй б:lo!; 4" ускоренного паре((оса, noH ie!l первые г)ходы гриф11ети (еск(1х мад f)IQ11 4 I i 5)- l,) 8 с f .!i: ОГО 110 наcьMОI обье/1иffeíü: и сандиноl ь с вторым входам 40.5 считывания Ufleрлцианг(ага

55 блока 1, входы первой, второй и третьей групп арифметических модулей 46.5-46.8 с пятого по вась«лой соединены соответственна с информационным входом ЗЗ, ьхадам адреса и входом 41 микроапераций операционного блока 1. вторые входы арифметических модулей 46.5-46.8 с пятого по насьмай соединены с вторым входом синхронизации операционного блока 1. Информационные выходы арифметических модулей 46.5 — 46,8 с пятого по восьмой соединены с вторым информационным выходам 34,1 операционного блока i, третий и четвертый входы сдвига которого соединены соответственно с первым и вторым входами сдвига пятого арифмегического модуля 46.5, третьи входы пятого, шестого и седьмого арифметических модулей 46,5—

46.7 соединены соответственно с первым, оторым и третьим выходами второго блока ускоренного переноса 45. входы с первого па шестой которого соединены соответственна с первым и вторым выходами шестого

4г).G, первым и вторым выходами седьмого

° 16,7, первым и вторым выходами восьмого

46),8 арифметических модулей, первый и второй входы сдоига j-го арифметического модуля 46.6- 16.8 соединены соответственно с первым и вторым выходами сдвига (j-1)го арифметического модуля 46.5 — 46.7 (j = 6, 7, 8), седьмой вход второго блока 45 ускоpQlIHoc0 переноса соединен с вторым Входом переноса операционного блока 1 и третьим входом восьмого арифметического модуля 46.8, первый и второй выходы сдвига которого соединены соответственно с третьим и четвертым выходами сдвига оперлцианного блока 1, первый и второй выходы переноса которого соединены саотватстоен«10 с выходами переноса первого и пятого арифметических модулей

46,1 — 16.5, второй выход сдвига второго арифметического модуля 46,2 соединен с пятым выходом сдвига операционного блока 1, первый и второй входы управления микрааперациями которого соединены соответственно с четвертыгли входами арифметических модулей 46.1 — 46,4 с первого по четвертый и арифметических «лодулей 46.5—

46.8 с пятога по восьмой, информационные входы 33.1 старших разрядов устройства соединены соответственно с информационным входом счетчика" циклон, с выходами первой группы первого буферного регистра 6 и ныхадами второго буферного регисгра 7, информационные входы первой группы которого соединены соответственна с выходами второйгруппы первого буферна о регистра 6, синхровхад которого

1758644 соединен с выходом третьего элемента 22

И-НЕ, первый вход которого соединен с вторым входом первого элемента 21 И-НЕ и выходом первого элемента 27 НЕ, вход которого соединен с синхровходом второго буферного регистра 7, вторым синхровходом счетчика циклов 5, первым входом синхронизации операционного блока 1, синхровходами триггера 9 переноса и второго триггера 12 выдвигаемых разрядов множителя и выходом четвертого элемента

И-НЕ, первый вход которого соединен с первым выходом 40.1 микрооперации синхронизации регистра микрокоманд, второй выход 40.2 микрооперации синхронизации которого соединен с первым входом пятого элемента 24 И-НЕ, второй вход которого соединен с вторым входом четвертого элемента 23 И-HE и выходом элемента 26 ИЛИ, первый; второй и третий входы которого соединены соответственно с вторым, третьим и четвертым выходами блока 3 синхронизации, пятый выход которого соединен с входом второго элемента 30 НЕ, выход которого соединен с третьим входом второго элемента 25 И-НЕ, синхровход регистра

4 адреса соединен с первым синхровходом счетчика 5 циклов, выход которого соединен с вторым выходом 38 ветвления устройства, первый выход 35 ветвления которого соединен с выходом переполнения операционного блока, второй выход сдвига которого соединен с первым входом первого элемента 20 2И-ИЛИ, выход которого соединен с четвертым входом сдвига операционного блока 1, третий выход сдвига которого соединен с четвертым входом первого элемента 20 2И-ИЛИ и первым входом второго элемента 17 2И-ИЛИ, выход которого соединен с вторым входом сдвига операционного блока, первый выход сдвига которого соединен с четвертым входом второго элемента

17 2И-ИЛИ и вторым входом третьего элемента 19 2И-ИЛИ, выход которого соединен с первым входом сдвига операционного блока 1, четвертый выход 42 сдвига которого соединен с третьим выходом ветвления устройства и информационным входом второго триггера 12 выдвигаемых разрядов множителя, прямой выход которого соединен с синхровходом второго триггера 13 анализа значащего бита, информационный вход которого соединен с входом логической единицы устройства. а выход — с первыми входами третьего элемента 19 2И-ИЛИ и четвертого элемента 18 2И-ИЛИ, выход которого соединен с третьим входом сдвига операционного блока 1, пятый выход сдвига которого соединен с четвертым выходом 43 ветвления устройства и информационным входом первого триггера 10 выдвигаемых разрядов множителя, синхровход которого соединен с выходом пятого элемента 24 ИНЕ и вторым входом синхронизации операционного блока 1, первый выход переноса которого соединен с информационным входом триггера 9 переноса, выход которого соединен с первым входом первого элемен10 та 14 ЗИ-ИЛИ, второй вход которого соединен с третьим выходом регистра микрокоманд, четвертый выход которого соединен с третьим входом первого элемента

143И-ИЛИ, вторыми входами первого и второго элементов 20 и 17 2И-ИЛИ, с шестым входом четвертого элемента 18 2И-ИЛИ, с пятым входом третьего элемента 19 2И-ИЛИ с первыми входами второго и третьего элементов 15 и 16 ЗИ-ИЛИ и входом третьего

20 элемента 29 НЕ, выход которого соединен с третьими входами первого, второго и третьего элементов 20, 17 и 19 2И-ИЛИ и третьими входами четвертого элемента 18 2И-ИЛИ. и второго и третьего элементов 15, 16 ЗИ25

ИЛИ, второй выход переноса операционного блока 1 соединен с четвертым входом первого элемента 14 ЗИ-ИЛИ, выход которого соединен с первым входом переноса операционного блока 1, второй вход переноса соединен с пятым выходом регистра 2 мик30 рокоманд и шестым входом первого элемента 14 ЗИ-ИЛИ, пятый вход которого соединен с вторыми входами второго, третьего элементов 15 и 16 ЗИ-ИЛИ и выходом четвертого элемента 28 НE вход которого соединен с шестым выходом регистра 2 микрокоманд, четвертыми и пятыми входами второго и третьего элементов 15 и 16 ЗИИЛИ, выход триггера 8 знака соединен с

40 информационными входами первой группы первого буферного регистра 6, четвертым входом третьего элемента 19 2И-ИЛИ, вторым входом четвертого элемента 18 2ИИЛИ и четвертым входом четвертого анализа значащего бита, первый и второй выходы 39.1 и 39.2 микрооперации чтения регистра 2 микрокоманд соединены соответственно с входами считывания первого и второго буферных регистров 6 и 7. информационные входы второй группы которых соединены с. выходами младших разрядов операционного блока 1 и информационными выходами 34.1 младших разрядов устройства, седьмой выход регистра 2 микрокоманд соединен с вторым входом третьего элемента 22 И-НЕ, инверсный выход первого триггера 10 выдвигаемых раз50

45 элемента 18 2И-ИЛИ, пятый вход которого соединен с выходом первого триггера 11

1758644

10

30

55 рядов множителя саадина; с шестым Входом второго Bnet leнтз 15 ": I4-ИЛИ и шестым входам третьего элемента 16 3 И-ИЛ И, седьмые входы второго и третьего злс lef!TQB 15 и 16 ЗИ-ИЛИ соединены с тра ныим выходом

40.3 I.ièêpQoïeðàö! f i синхронизации регистра микрокоманд, восьмой сход второго элемента 15 ЗИ-ИЛИ соединен с восьмым входам третьего элемента 16 ЗИ-ИЛИ и инверсным выходом второго триггера 12 оыдоигаел1ых разрядоо множителя, вход сброса которого соединеfl с входам сброса второго триггера 13 анализа э а-гсщего бита соединен с выходом второго элемента 25И-НЕ, выходы второго и третьего элементов

15 и 16 ЗИ-ИЛИ соединены ссо)оетственно с вторLIM и первым охода .1 уf!pDBления микрооперациями oперациа:наго блока 1, первый и втоаой входи счигыоонi,B которого соединены coQTBBTGTBBIIIIQ с BL ходами микроопераций 40.4 и 10.5 тения старшей части и младшей чаcTII слом регистра микрокоманд.

Устройство рабатасг следующим образом (см, фиг, 1а, 1б, 2Q, 26, «а, Зб, 4). После сброса (оход 37) и пуска (охад ЗЯ формируется на выходе блока 3 синхронизации тактовая ceTI a. 11а инфарл1оцианныа входы 33 устройстоз поступаеT cTBp .I)àë и младшая части множи галя. Причем о се кци! i 46.1, 46.2 записывается старшая часть (байт) множителя (о секции 46,3 и 46.4 — заноси)ся "0"), а

B секции 46.7, 46,0 запись оастся младшая часть (бай)) л1ножителя (B сак "ilf 46,5 и 46.6 — заносится "0"), В следуюо,et f цикла о секции 46.1 — 46.4 li 46,5 — 46.0 записиез отся одина као ы е она !ef1!!я 1 .) разряд)!Ого f1ÍÎ жимого. Затем производится Обнуление реГИСТРа НсГКОПЛ ЕНИЯ ЧГ) СТИЧ Н ЫХ Г РО ЛЗОСДЕ НИЙ, загрузка счет-1ика 5 циклов и г ереый сдвиг частей множителя, оидоигас; ие разряды которого запоминаются о триггерах 10 и 12, Триггеры 11 и 12 при поя.)ленин первой значащей цифры о частях I.гножигаля подKllIo÷àþT Lслхсд триггера 8 з ака через элементы 18 ii 19 Па входи ÎÁ1. Такил1 образам

ЗНОК На П ат РсЗСПРОСТРа ГЯТЬСЯ О j BÃIICTP Частичных произведений пасла г:,Ояоления первого значащего бита.

Б циклической части ул11 (О;кен"!H !1раисходит накопление части иных прои.-ведений, вычитание 1 из счетчика 5 циклов II анализ

"0" счегчика циклов (отарой DI, ход 38 ветвления устройства) и;,гочс",:.;ë знака мно>кителя (четвертый выход 13 ветвления устройства). 1 г>оме тога Broрыс триггеры 1О и 12 формируют операция еул1;. I!I)ооания с мнажиглыГ1 содержимого регистр l чостич ных праизоеданий. Затем сл: дует послед.Ний Цикл ул1нажания о cef I, I1i x -16,5 16.0, загрузка регистра б. После этого производится получение ллладшей части и старшей части произведения. Если знак множителя отрицательный, то производится вычитание из регистра частичных произведений множимаго и анализ переполнения разрядной сетки (первый выход 35 ветвления устройства). В случае наличия переполнения результат — максимально положительное число. В результате умножения в регистре частичных произведений образуется старшая часть произведения. а в регистре сдвига (PQ) младшая часть произведения.

Формула изобретения

Устройстоо для умножения чисел с фиксированной запятой, содержащее счетчик циклов, регистр микрокаманд, регистр адреса, четыре элемента НЕ, пять элементов

И-НЕ, элемент ИЛИ, блок синхронизации, первый и второй элементы 2И-ИЛИ, первый триггер выдвигаемых разрядов множителя. первый триггер анализа значащего бита, триггер знака.и операционный блок, содержащий арифметическ, е л1адули с первого по четвертый и первый блок ускоренного переноса, причем первые входы арифл1етических модулей с первого по четвертый объединены и соединены с первым входом считывания операционного блока, входы первой, второй и третьей групп арифметических модулей с первого по четвертый соединены соответственно с информационныл1 входом, входам адреса и входом микраопераций

Операционного блока, вторые входы арифметических модулей с первого по четвертый ссединены с первым входом синхронизации операционного блока, информационные выходы арифметических модулей с первого по четвертый соединены с первым информационным выходом операционного блока, выход переполнения которого соединен с выходом переполнения первого арифметического модуля, выход знака которого соеди .ен с выходом знака операционного блока, первый и второй входы сдвига которого соединены соответственно с первым и вторым входами сдвига первого арифметического модуля, третьи входы первого, второго и третьего арифметических модулей соединены соответственно с первым, вторым и третьим выходами первого блока ускоренного переноса, входы с первого по шестой которого соединены соответственна с первым и вторым выходами второго. первым и вторым выходами третьего и первым и вторым выходами четвертого арифметических модулей, первый и отарой

1758644

5

15

25

55 входы сдвига l-ro арифметического модуля (! = 2, 3, 4) соединен соответственно с первым и вторым выходами (1-1)-ro арифметического модуля, седьмой вход первого блока ускоренного переноса соединен с первым входом переноса операционного блока и третьим входом четвертого арифметического модуля, первый и второй выходы сдвига которого соединены соответственно с перBblM и вторым выходами сдвига операционного блока, выход устройства соединен с первым. информационным выходом операционного блока, входы "Пуск" и "Сброс" устройства соединены с входами "Пуск" и

"Сброс" блока синхронизации, входы микрокоманд и адреса устройства соединены соответственно с информационными входами регистра микрокоманд и регистра адреса, информационный вход устройства соединен с информационным входом операционного блока, вход адреса которого соединен с выходом регистра адреса, выход знака операционного блока соединен с информационным входом триггера знака, синхровход которого соединен с выходом первого элемента И-НЕ, первый вход которого соединен с первым выходом регистра микрокоманд, второй выход которого соединен с входом микроопераций операционного блока, первый синхровход счетчика циклов соединен с входами сброса первых триггеров выдвигаемых разрядов множителя и анализа значащего бита и вы. ходом второго элемента И-НЕ, первый вход которого соединен с выходом микрооперации записи выхода микроопераций регистра микрокоманд, синхровход которого соединен с первым выходом блока синхронизации и вторым входом второго элемента

И-НЕ, прямой выход первого триггера выдвигаемых разрядов множителя соединен с синхровходом первого триггера анализа значащего бита, информационный вход которого соединен с входом логической единицы устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет обработки чисел с переменной длиной формата с максимальным коэффициентом загрузки оборудования, в него введены два буферных регистра, третий и четвертый элементы 2И-ИЛИ, три элемента 3И-ИЛИ, триггер переноса, второй триггер выдвигаемых разрядов множителя и второй триггер анализа значащего бита, а операционный блок дополнительно содержит арифметические модули с пятого по восьмой и второй блок ускоренного переноса, причем первые входы арифметических модулей с пятого по восьмой объединены и соединены с вторым входом считывания операционного блока, входы первой, второй и третьей групп арифметических модулей с пятого по восьмой соединены соответственно с информационным входом, входом адреса и входом микроопераций операционного блока. вторые входы арифметических модулей с пятого по восьмой соединены с вторым входом синхронизации операционного блока, информационные выходы арифметических модулей с пятого по восьмой соединены с вторым информационным выходо л операционного блока, третий и четвертый входы сдвига которого соединены соответственно с первым и вторым входами сдвига пятого арифметического модуля, третьи входы пятого, шестого и седьмого арифметических модулей соединены соответственно с первым, вторым и третьим выходами второго блока ускоренного переноса, входы с первого по шестой которого соединены соответственно с первым и вторым выходами шестого, первым и вторым выходами седьмого. первым и вторым выходами восьмого арифметических модулей, первый и второй входы сдвига j-го арифметического модуля соединены соответственно с первым и вторым выходами сдвига (J-1)-ro арифметического модуля (j = 6, 7, 8), седьмой вход второго блока ускоренного переноса соединен с вторым входом переноса операционного блока и третьим входом восьмого арифметического модуля, первый и второй выходы сдвига которого соединены соответственно с третьим и четвертым выходами сдвига операционного блока, первый и второй выходы переноса которого соединены соответственно с выходами переноса первого и пятого арифметических модулей, второй выход сдвига второго арифметического модуля соединен с пятым выходом сдвига операционного блока, первый и второй входы управления микрооперациями которого соединены соответственно с четвертыми входами арифметических модулей с первого по четвертый и арифметических модулей с пятого по восьмой, информационные входы старших разрядов устройства соединены соответственно с информационным входом счетчика циклов, с выходами первой группы первого буферного регистра и выходами второго буферного регистра, информационные входы первой группы которого соединены соответственно с выходами второй группы первого буферного регистра, синхровход которого соединен с выходом третьего элемента И-НЕ, первый вход которого соединен с вторым входом первого элемента i4-HE и выходом первого элемента

НЕ, вход которого соединен с синхровходом

1758644

5

15

40

55 второго буферного регистра, вторым синхровходом счетчика циклов, первым входом синхронизации операционного блока, синхровходами триггера переноса и второго триггера, выдвигаемых разрядов множителя и выходом четвертого элемента И-НЕ, первый вход которого соединен с первым выходом микрооперации синхронизации регистра микрокоманд, второй выход микрооперации синхронизации которого соединен с первым входом пятого элемента

И-НЕ, второй вход которого соединен с вторым входом четвертого элемента И-НЕ и выходом элемента ИЛИ, первый, второй и третий входы которого соединены соответственно с вторым, третьим и четвертым выходами блока синхронизации, пятый выход которого соединен с входом второго элемента НЕ, выход которого соединен с третьим входом второго элемента И-Н Е, синхровход регистра адреса соединен с первым синхровходом счетчика циклов, выход которого соединен с вторым выходом ветвления устройства, первый выход ветвления которого соединен с выходом переполнения операционного блока, второй выход сдвига которого соединен с первым входом первого элемента 2И-ИЛИ, выход которого соединен с четвертым входом сдвига операционного блока. третий выход сдвига которого соединен с четвертым входом первого элемента 2И-ИЛИ и первым входом второго элемента 2И-ИЛИ, выход которого соединен с вторым входом сдвига операционного блока, первый выход сдвига которого соединен с четвертым входом второго элемента 2И-ИЛИ и вторым входом третьего элемента 2И-ИЛИ, выход которого соединен с первым входом сдвига операционного блока, четвертый выход сдвига которого соединен с третьим выходом ветвления устройства и информационным входом второго триггера выдвигаемых разрядов множителя, прямой выход которого соединен с синхровходом второго триггера анализа значащего бита, информационный вход которого соединен с входом логической единицы устройства, а выход — первыми входами третьего элемента 2И-ИЛИ и четвертого элемента 2И-ИЛИ, выход которого соединен с третьим входом сдвига операционного блока, пятый выход сдвига которого соединен с четвертым выходом ветвления устройства и информационным входом первого триггера выдвигаемых разрядов множителя, синхровход которого соединен с выходом пятого элемента И-НЕ и вторым входом синхронизации операционного блока, первый выход переноса которого соединен с информационным входом триггера переноса, выход которого соединен с первым входом первого элемента ЗИ-ИЛИ. второй вход которого соединен с третьим выходом регистра микрокоманд, четвертый выход которого соединен с третьим входом первого элемента ЗИ ИЛИ. вторыми входами первого и второго элементов 2И-ИЛИ, с шестым входом четвертого элемента 2ИИЛИ, с пятым входом третьего элемента 2ИИЛИ, с первыми входами второго и третьего элементов ЗИ-ИЛИ и входом третьего элемента НЕ. выход которого соединен с третьими входами первого, второго и третьего элементов 2И-ИЛИ и третьими входами четвертого элемента 2И-ИЛИ и второго и третьего элементов ЗИ-ИЛИ, второй выход переноса операционного блока соединен с четвертым входом первого элемента ЗИИЛИ, выход которого соединен с первым входом переноса операционного блока, второй вход переноса соединен с пятым выходом регистра микрокоманд и шестым входом первого элемента ЗИ-ИЛИ, пятый вход которого соединен с вторыми входами второго, третьего элементов ЗИ-ИЛИ и выходом четвертого элемента Н Е, вход которого соединен с шестым выходом регистра микрокоманд, четвертыми и пятыми выходами второго и третьего элементов ЗИ-ИЛИ, выход триггера знака соединен с информационными входами первой группы первого буферного регистра, четвертым входом третьего элемента 2И-ИЛИ, вторым входом четвертого элемента 2И-ИЛИ и четвертым входом четвертого элемента 2И-ИЛИ, пятый вход которого соединен с выходом первого триггера анализа значащего бита, первый и второй выходы микрооперации чтения регистра микрокомаид соединены соответственно с входами считывания первого и второго буферных регистров, информационные входы второй группы которых соединены с выходами младших разрядов операционного блока, информационными выходами младших разрядов устройства, седьмой выход регистра микрокоманд соединен с вторым входом третьего элемента И-НЕ, инверсный выход первого триггера, выдвигаемых разрядов множителя соединен с шестым входом второго элемента ЗИ-ИЛИ и шестым входом третьего эле