Демодулятор

Демодулятор

Иллюстрации

Показать все

Реферат

 

Демодулятор содержит делитель частоты на два 1, фазоинверторы 2, 9. фильтры 3, 10, ключи 4, 6, 11, 13, амплитудные детекторы 5. 12, блоки задержки 7, 14, D-триггеры 15-18 и элемент ИЛИ 19. 1 з.п. ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s Н 04! 27/22

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР у, °,.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ укпд иод

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4849583/09 (22) 09.07.90 (46) 30.08.92; Бюл. Иг 32 (72) Г.Я,Вайнер, Л.Н.Вертаева и Б.С.Филиппов (56) Тепляков И.M. и др. Радиолинии космических систем передачи информации. M,:

Советское радио, 1975. с.185-186.

„„Я2„„1758896 А1 (54) ДЕМОДУЛЯТОР (57) Демодулятор содержит делитель частоты на два 1, фазоинверторы 2, 9, фильтры 3, 10, ключи 4, 6, 11, 13; амплитудные детекто.. ры 5, 12, блоки задержки 7, 14, 0-триггеры

15 — 18 и элемент ИЛИ 19. 1 з.п. ф-лы, 2 ил.

Изобретение относится к радиотехнике и связи и может быть использовано в радиосвязи при работе в режиме относительной фазовой манипуляции (ОФМ).

Известен демодулятор фазоманипулированных сигналов, который позволяет принимать фазоманипулированные сигналы.

Недостатком этого демодулятора является то, что при приеме сигналов информации с

ОФМ неоГходимо применять специальный декодер.

Известно устройство для при ìà сигналов с ОФМ, состоящее из входного фильтра, блока задержки, фазового инвертора, двух амплитудных детекторов и решающего блока, Устройство обеспечивает прием сигналов с ОФМ, Это устройство является наиболее близким по технической сущности к предлагаемому и взято в качестве прототипа, Недостатком прототипа являетая низкий коэффициент использования полосы частот канала, а следовательно, низкая помехоустойчивость.

Целью изобретения является повышение помехоустойчивости.

Это обеспечивается за счет улучшения соотношения сигнал/шум в два раза путем уменьшения полосы пропускания фильтра.

Положительный эффект достигается тем, что фаза входных радиосигналов с помощью фазовых инверторов поворачиваето ся на 180 синхронно с передачей, для чего на передающем и приемном концах радиолинии используются тактовые импульсы высокостабильных источников синхронизации. При этом прием осуществляется попеременно первым и вторым каналами и соответственно переключаются инверторы; первый фазовый инвертор нечетными синхроимпульсами, а второй — четными. В каж. дом канале анализ ведется в течение двух соседних элементарныx символов информации, в результате чего полоса фильтров, по сравнению с прототипом уменьшена в два раза, что и обеспечивает улучшение соотношения сигнал/шум и повышение помехоустойчивости.

В том случае, когда фаза второго информационного символа противоположна фазе первого, в результате срабатывания первого инвертора по окончании первого символа на вход первого фильтра в течение времени двух символов подаются колебания с постоянной фазой. Поэтому уровень сигнала в фильтре по окончании второго информационного символа максимальный, В случае, когда поворот фазы радиосигнала не совпадает со срабатыванием фазового инвертора, уровень сигнала минимальный.

Последующими элементами демодулятора эти уровни преобразуются в информа5 ционные символы, для чего в демодулятор (прототип); содержащий фазовый инвертор, фильтр, блок задержки, два амплитудных детектора и решающий блок, введены четыре ключа, второй блок задержки, второй фа10 зовый инвертор, второй фильтр и делитель частоты на два, На фиг,1 изображена структурная схема демодулятора; на фиг.2 — эп юры нап ряжений в различных точках структурной схемы, 15 На фиг.1 обозначено;

1 — делитель частоты на два;

2 и 9 — первый и второй фазовые инверторы;

3 и 10 — первый и второй фильтры;

20 4, 6, 11 и 13 — первый, второй, третий и четвертый ключи;

5 и 12 — первый и второй амплитудные . детекторы;

7 и 14 — первый и второй блоки задерж25 ки;

8 — решающий блок;

15 — 18 — первый, второй, третий и четвертый D-триггеры;

19 — элемент ИЛИ.

30 На фиг.2 обозначены зпюры:

А — символы информации;

Б — тактовые импульсы; .

В, à — импульсы на прямом и инверсном выходах делителя частоты на два;

35 Д вЂ” напряжение на выходе первого амплитудного детектора;

Š— напряжение на выходе второго амплитудного детектора;

Ж вЂ” напряжение на выходе первого бло40 ка задержки;

3 — напряжение на выходе второго блока задержки;

И вЂ” напряжение на первом входе решающего блока;

45 К вЂ” напряжение на втором входе решающего блока;

Л вЂ” напряжение на выходе первого триггера;

M — напряжение на выходе второго триг50 гера;

Н вЂ”. напряжение на выходе третьего триггера;

Π— напряжение на выходе четвертого триггера;

55 П вЂ” напряжение на выходе демодулятора.

Устройство демодулятора содержит делитель частоты на два, два фазовых инвертора, четыре ключа, два амплитудных детектора, два блока задержки и решающий

1758896 блок, в состав которого входят четыре Dтриггера и элемент ИЛИ, причем первые входы фазовых инверторов соединены и являются входом демодулятора, выход первого фазоинвертора через последовательно 5 соединенные первый фильтр, первый ключ, первый амплитудный детек1ор и второй ключ соединены с первым входом решающего блока, выход второго фазоинвертора через последовательно соединенные вто- 10 рой фильтр, третий ключ, второй амплитудный детектор и четвертый ключ соединен с вторым входом решающего блока, вход делителя частоты на два является тактовым входом демодулятора, прямой выход дели- 15 теля частоты на два соединен с третьим и четвертым входами решающего блока, вторыми входами первого фазоиннертора и третьего ключа, а также через первый блок задержки с вторым входом второго 20 ключа, инверсный выход делителя частоты на два соединен с вторыми входами первого ключа, второго фазоинвертора, пятым, шестым входами решающего блока. а также через второй блок задержки с вторым вхо- 25 дом четвертого ключа, В решающем блоке С-входы первого и второго D-триггеров являются соответственно первым и вторым входами решающего блока, третьим и четвертым входами 30 которого являются соответственно R-вход третьего D-триггера, С-вход четвертого и Rdxop второго D-триггеров, R-вход первого и

С-вход третьего D-триггеров являются пятым входом решающего блока, шестым вхо- 35 дом которого является R-вход четвертого

D-триггера, 0-вход которого соединен с выходом второго О-триггера, выход первого

0-триггера соединен с D-входом третьего

D-триггера, выход которого и выход четвер- 40 того D-триггера соединены с соответствующими входами элемента ИЛИ, выход которого является выходом решающего блока.

Формула изобретения

1. Демодулятор, содержащий первый фазоинвертор, первый фильтр, первый блок задержки, два амплитудных детектора и решающий блок, отл и ч а ю щи и с я тем, что, с целью повышения помехоустой (ItUî- сти, введены четыре ключа, второй блок задержки, второй фазоинвертор, второй фильтр и делитель частоты на два, причем первые входы фазоинверторов соединены и являются входом демодулятора, выход первого фазоинвертора через последовательно соединенные первый ключ, первый амплитудный детектор и второй ключ соединены с первым входом решающего блока, выход второго фазоинвертора через последовательна соединенные второй фильтр, третий ключ, второй амплитудный детектор v четвертый ключ соединен с вторым входом решающего блока, вход делителя частоты на дна является тактовым входом демодулятора, прямой выход делителя частот на дна соединен с третьим и четвертым входами решающего блока, вторыми входами и"".ðного фазоинвертора и третьего ключа, а также через первый блок задержки — с вторым входом второго ключа, инверсный выход делителя частот на дна соединен с вторыми входами пeðâîãî ключа, второго фазоинвертора пятым, шестым входами решающего блока, а также через второй блок задержки — с вторым входом четвертого ключа.

2. Демодулятор по п.1., о т л и ч а ю щ и йс я тем,.что решающий блок содержит четыре D-триггера и элемент ИЛИ, причем С-входы первого и второго D-триггеров являются соответственно первым и вторым входами решающего блока, третьим и четвертым входами которого являются соответственно Rвход третьего триггера, С-вход четвертого и R-вход второго D-триггеров, R-вход первого и С-вход третьего D-триггеров являются пятым входом решающего блока, шестым входом которого является R-вход четвертого D-триггера, 0-вход которого соединен с выходом второго D-триггера, выход первого D-триггера соединен с 0-входом третьего D-триггера, выход которого и выход четвертого D-триггера соединен с соответствующими входами элемента

ИЛИ, вход которого является выходом решающего блока.

1758896

Редактор Н.Швыдкая

Заказ 3013 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат Патент", г. Ужгород, ул,Гагарина, 101

Л

Составитель Г. Вайнер

Техред М.Моргентал Корректор C. К)ско