Формирователь тактирующих сигналов для доменного запоминающего устройства

Формирователь тактирующих сигналов для доменного запоминающего устройства

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано при построении устройств хранения информации на цилиндрических магнитных доменах (ЦМД). Целью изобретения является повышение помехозащищенности и надежности формирователя тактирующих сигналов для ЗУ на ЦМД за счет введения двух регистров, двух элементов И-НЕ, двух дешифраторов, группы формирователей сигналов, элемента И. При этом появление даже случайной помехи не приводит к выработке управляющего сигнала или сбоя в системе сигналов полей вращения и, следовательно, к выработке сигналов на входе блока. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 11 С 11/14

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ (21) 4862634/24 (22) 27.08.90 (46) 30.09.92. Бюл. ¹ 36 (71) Научно-производственное объединение

"Агат" и Московский текстильный институт им, А. Н, Косы ги на (72) Л.В.Алексеев, В.Н.Ковалев, Н,Ф.Минкина, О.B,Ðîñíèöêèé, А,И.Савельев и С.Б.Торотенков (56) Авторское свидетельство СССР № 851758, кл, H 03 К 5/156, 1979. ..Авторское свидетельство СССР

N 1109803, кл. G 11 С 11/14, 1984. (54) ФОРМИРОВАТЕЛЬ ТАКТИРУЮЩИХ

СИГНАЛОВ ДЛЯ ДОМЕННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА

Изобретение относится к вычислительной технике и может быть использовано при построении устройств хранения информации на цилиндрических магнитных доменах (ЦМД), Известен блок тактирующих сигналов для доменного запоминающего устройства, п реобразующий последовател ьн ость импульсных сигналов в одиночные управляющие сигналы, выполненный на основе логических и триггерных схем (1), Наиболее близким техническим решением к формирователю тактирующих сигналов для доменного запоминающего устройства является блок формирования тактирующих сигналов для доменного запоминающего устройства, построенный с помощью счетчика такта и счетчика времени, дешифратора, логических элементов и триггерных схем (2).

„„Ж „„1765846 А1 (57) Изобретение относится к области вычислительной техники и может быть использовано при построении устройств хранения информации на цилиндрических магнитных доменах (ЦМД). Целью изобретения является повышение помехозащищенности и надежности формирователя тактирующих сигналов для 3У на ЦМД за счет введения двух регистров, двух элементов И-НЕ, двух дешифраторов, группы формирователей сигналов, элемента И, При этом появление даже случайной помехи не приводит к выработке управляющего сигнала или сбоя в системе сигналов полей вращения и, следовательно, к выработке сигналов на входе блока. 3 ил.

Блок обеспечивает непрерывную работу домен ного запоминающего устройства во всех режимах (ввода-вывода, генерации, аннигиляции, репликации и детектирования), а также обеспечивает асинхронную установку в исходное состояние управляющих схем запоминающего устройства, а также асинхронный и синхронный запуск при однократном обращении.

Однако в случае сбоя счетчика времени или счетчика тактов искажается код находящихся в них чисел. 3а счет этого происходит нарушение заданной последовательности управляющих сигналов того или иного режима, ведущее к сбою запоминающего устройства, выходу из строя формирователей токов вращающего магнитного поля или к искажению их формы, что определяет низкую помехозащищенность и надежность блока.

1765846

15

Цель изобретения — повышение помехозащищенности и надежности формирователя тактирующих сигналов для доменного запоминающего устройства.

Поставленная цель достигается тем, что в формирователь тактирующих сигналов для доменного запоминающего устройства, содержащий первый элемент И, первый вход которого является входом синхрозапуска формирователя, а второй вход — входом сигнала поля вращения формирователя, выход первого элемента И соединен с первым входом первого элемента ИЛИ, второй вход которого является входом асинхронного запуска формирователя, выход первого элемента ИЛИ соединен с единичным входом триггера, нулевой вход которого соединен с выходом второго элемента ИЛИ, первый и второй входы которого являются соответственно входами асинхронной и синхронной установки формирователя, третий вход второго элемента ИЛИ соединен с выходом второго элемента И, первый вход которого соединен с первым входом третьего элемента И и является синхровходом формирователя, второй вход второго элемента И является входом синхрозапрета формирователя, введены первый и второй регистры, первый и второй дешифраторы, четвертый элемент И, два элемента И-НЕ и группа формирователей импульсов, выходы которых являются выходами формирователя, первые входы формирователей импульсов группы подключены к выходу четвертого элемента

И, входы которого соединены с выходами соответствующих дешифраторов, входы первого дешифратора соединены с входами первого элемента И-НЕ и подключены к выходам первого регистра и к входам первой группы формирователей импульсов группы, входы второй группы которых соединены с соответствующими выходами второго регистра; входами второго элемента И-К Е и подключены к входам второго дешифратора, выход второго элемента И-НЕ соединен с первым входом второго регистра, второй вход которого соединен с выходом второго элемента ИЛИ, со вторыми входами формирователей импульсов группы и со вторым входом первого регистра, второй вход которого соединен с выходом rlepeoro элемента

И-НЕ, третий вход второго регистра соединен с выходом последнего разряда первого регистра, третий вход которого подключен к выходу третьего элемента И, выход последнего разряда второго регистра подключен к третьему входу второго элемента И.

Введение первого и второго регистров, первого и второго элементов И-НЕ, первого и второго дешифраторов и группы формирователей сигналов обеспечивает повышение помехозащищенности и надежности блока за счет того, что случайная помеха, поступившая на регистры и приводящая, к примеру, к возникновению двух единиц в регистрах, не может привести к выработке управляющего сигнала или сбоя в системе сигналов полей вращения, т.е, в этом случае введенные регистры автоматически "очистятся" по выходным сигналам с элементов

И-НЕ или И-НЕ, а дешифраторы запретят выработку сигналов на выходе блока.

На фиг. 1 представлена структурная схема блока; на фиг. 2 — электрическая схема дешифратора; на фиг. 3 — электрическая схема формирователей сигналов.

Устройство содержит первый элемент

И1, имеющий вход синхрозапуска 2 и вход 4 сигнала поля вращения, первый элемент

ИЛИ 4, подключенный к входу 5 асинхронного запуска блока, синхровход 6 и синхрозапрет 7 блока, второй элемент И8, вход 9 асинхронной установки нуля и вход 10 синхронной установки нуля блока, второй элемент ИЛИ 11, триггер 12, третий элемент И

13, первый регистр 14, второй регистр 15, первый элемент И-НЕ 16, второй элемент

И-НЕ 17, первый дешифратор 18, второй дешифратор 19, дополнительный элемент И

20, группу формирователей сигналов 21 и выходы 22 блока.

Дешифраторы (фиг, 2) выполнены на логических элементах НЕ, И, ИЛИ, в которых выходы регистра 14 или регистра 15 соединены через элементы НЕ 23 или непосредственно с элементами И 24, элементы И 24 подсоединены к элементу ИЛИ 25.

На фиг. 3 показана электрическая схема формирователей сигналов (одного из группы формирователей сигналов 21), включающая логические элементы и триггер, Входными элементами формирователей сигналов являются элемент И-НЕ 26 и элемент И 27, подсоединенный к элементу

ИЛИ-НЕ 28, а выходным элементом является триггер 29.

Формирователь работает следующим образом.

Вначале производится асинхронный или синхронный установ в "0" триггера 12, первого регистра 14, второго регистра 15 и группы формирователей сигналов 21 по сигналам; поступившим на вход 9 или 10 блока. Далее при поступлении с контроллера на вход 2 и вход 3 блока сигналов соответственно синхрозапуска и сигнала поля вращения сигналом с первого элемента И 1 через первый элемент ИЛИ 4 триггер 12 устанавливается в "1" и синхроимпульсы поступают через третий элемент И 13 на так1765846 тирующий вход (вход продвижения "1") регистра 14, а так как в нем хранится "нулевое слово", то срабатывает первый элемент ИНЕ 16 и в первый разряд регистра 14 записывается "1", которая синхроимпульсами, поступающими на вход 6 блока, будет продвигаться в старшие разряды регистра. Выходной сигнал с этого регистра является тактирующим сигналом для второго регистра 15. Запись "1" во второй регистр может произойти, если с второго элемента И+lE 17 поступит управляющий сигнал, который может быть образован при отсутствии "1" во всех разрядах регистра 15. Таким образом, если в первом регистре 14 и во втором регистре 15 будет присутствовать только одна

"1", формирователями сигналов 21 будет сформирован тот или иной сигнал на выходе

22 блока, т.к, в этом случае будут выработаны управляющие сигналы на выходах дешифраторов 18 и 19, которые через дополнительный элемент И 20 подают разрешающий сигнал на группу формирователей сигналов 21. Длительность и время формирования сигналов определяются теми или иными сигналами с выходов регистра 14 и регистра 15, поступающими на входы элемента И-НЕ 26 и элемента И 27, и определяются временной диаграммой работы микросборок. Причем выходной сигнал с выхода элемента И-НЕ 26, поступающий на

"1" вход триггера 29, определяет начало выходного импульса на выходе 22 блока, а выходной импульс с элемента И 27, проходящий через элемент ИЛИ-НЕ 28, определяет его окончание (входной сигнал, поступающий от второго элемента ИЛИ 11, на элемент ИЛИ-НЕ 28 является сигналом начальной установки в "0").

В том случае, если произойдет случайный сбой регистра от помех, то на выходе соответствующего дешифратора 18 или 19 будет нулевой сигнал, т.к, эти схемы реализуют при работе следующую функцию алгебры-логики: Y = Q1 Q2 ... Qn-1 Qn+ G1 02 ...

Qn-IQn ... + Qi Q2 ... Q,--i Q,,,где Y — сигнал с выхода дешифратора, Q< ... С4 — выходные сигналы с регистров.

Поэтому сигнал на выходе группы формирователей сигналов 21 не будет сформирован, Дешифраторы (фиг. 2) реализуют эту функцию путем подачи сигналов с выходов разрядов регистра 14 или регистра 15 Q<, Ог, „„Оп на элементы НЕ 23, а затем на элементы И 24 (один из сигналов на элемент

И 24 поступает непосредственно). Выходные сигналы с элементов И 24 поступают на входы элемента ИЛИ 25 и далее на входы дополнительного элемента И 20.

В блоке предусмотрен вход синхрозапрета 7. Если с контроллера поступает сигнал на вход 7 блока, к примеру, в Старт-Стопном режиме, то при поступлении синхроимпульса на вход 6 блока и при наличии разрешающего сигнала с последнего разряда второго регистра 15 (сигнал, подтверждающий возможное окончание цикла) происходит начальная установка "0" через второй элемент И 8.

Режим асинхронного запуска и асинхронного установа в "0" осуществляется по сигналам, поступающим соответственно на вход 5 и вход 9 блока. Эти режимы необходимы как для отладки блока формирования тактирующих сигналов, так и для регулировки других устройств и блоков запоминающего устройства, а также для проверки выполнения его основных режимов работы, Формула изобретения

Формирователь тактирующих сигналов для доменного запоминающего устройства, содержащий первый элемент И, первый вход которого является входом синхрозапуска формирователя, а второй вход — входом сигнала поля вращения формирователя, выход первого элемента И соединен с первым входом первого элемента ИЛИ, второй вход которого является входом асинхронного запуска формирователя, выход первого элемента ИЛИ соединен с единичным входом триггера, нулевой вход которого соединен с выходом второго элемента ИЛИ, первый и второй входы которого являются соответственно входами асинхронной и синхронной установки нуля формирователя, третий вход второго элемента ИЛИ соединен с выходом второго элемента И, первый вход которого соединен с первым входом третьего элемента И и является синхровходом формирователя, второй вход второго элемента И является входом синхрозапрета формирователя, отличающийся тем, что, с целью повышения помехозащищенности и формирователя, в него введены первый и второй регистры, первый и второй дешифраторы, четвертый элемент И, два элемента И-НЕ и группу формирователей импульсов, выходы которых являются выходами формирователя, входы формирователей импульсов группы подключены к выходу четвертого элемента И, входы которого соединены с выходами соответствующих дешифраторов, входы первого дешифратора соединены с входами первого элемента И-НЕ и подключены к выходам первого регистра и к входам первого группы формирователей импульсов группы, входы второй группы которых соединены с соответствующими выходами второго регистра, входами второго элемента

1765846

И-НЕ и подключены к входам второгодешифратора, выход второго элемента И-НЕ соединен с первым входом второго регистра, второй вход которого соединен с выходом второго элемента ИЛИ, с вторыми входами формиро- 5 вателей импульсов группы и со вторым входом первого регистра, второй вход которого соединен с выходом первого элемента И-НЕ, третий вход второго регистра соединен с выходом последнего разряда первого регистра, третий вход которого подключен к выходу третьего элемента И, выход последнего разряда второго регистра подключен к третьему входу второго элемента И.

1765846

Составитель А.Савельев

Техред М.Моргентал Корректор И. Шулла

Редактор Т,Орловская

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 3386 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5