Многокоординатное устройство для управления

Многокоординатное устройство для управления

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области управления и регулирования, может быть использовано в системах числового программного управления исполнительными органами станков и является усовершенствованием известного устройства, описанного в а.с. СССР № 1522155. Цель изобретения - расширение функциональных возможное тей путем обеспечения работыотфазовыхдатчиков . Многокоординзтное устройство для управления содержит фазовые датчики перемещений , блок связи с фазовыми датчиками перемещении, блок синхронизации, формирователь адреса, импульсный датчик перемещения , блок связи с импульсными датчиками, первый блок вычисления перемещений , второй блок вычисления переме2 щений, интерфейсный блок, блок оперативного управления, блок данных, цифроаналоговый преобразователь, коммутатор аналогового напряжения, регистр номера координаты, выходные усилители. Блок связи с фазовыми датчиками содержит дешифратор адреса, формирователь опорных сигналов, содержащий опорный двоичный счетчик, элемент НЕ, D-триггер, выходные усилители, формирователь выходных сигналов фазовых датчиков, содержащий фильтры сигнала фазового датчика, компараторы, буферный регистр, регистры данных, преобразователь кода. Первый блок вычисления перемещений содержит регистр данных, регистр адреса, элемент оперативной памяти, вычитающий элемент, преобразователь кодов , сумматор, элемент И-НЕ, буферный регистр . Интерфейсный блок содержит приемник данных, первый и второй регистры , селектор адреса, дешифратор. D-триггер , первый, второй, третий и четвертый элементы И, элемент ИЛИ, блок формирования ответных сигналов, элемент оперативной памяти. Организация связей между блоками и узлами выполнена так, что позволяет создать многокоординатное устройство для управления, в котором совместно могут работать каналы измерения как с импульсными , так и с фазовыми датчиками измерения перемещений. 3 з.п, ф-лы, 28 ил. сл С vi XI VJ

ГОГОЗ СОВЕ ТСКИХ

СОЦИАЛИГТИ И СКИХ

Ресг1уБлик (51)s G 05 В 19/18

ГО С УДАР СТ В Е ННОЕ ПАТЕНТНОЕ

«»ВЕДОМСТВО СС(Р (ГОСПАТЕНТ СГСР)

ОП ИСАН И Е И ЗОБ РЕТЕ Н ИЯ -- (Л

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 1522155 (21) 4759916/24 (22) 20,11,89 (46) 23.11.92. Бкл. N 43 (71) Конструкторское бюро Производственного объединения "Киевский радиозавод" (72) Г.П.Грикун, В.В.Дорощук, Л.Ф.Кулиш и В.А;Кравец (56) Авторское свидетельство СССР

N. 1522155, кл. С 05 В 19/18, 1987. (54) МНОГОКООРДИНАТНОЕ УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ (57) Изобретение относится к области управления и регулирования, может быть использовано. в системах числового программного управления исполнительными органами станков и является усовершенствованием известного устройства, описанного в а.с, СССР ¹ 1522155, Цель изобретения - расширение функциональных возможностей путем обеспечения работы от фазовых датчиков.

Многокоординэтное устройство для управления содержит фаэовые датчики перемещений, блок связи с фазовыми датчиками перемещении, блок синхро11изации, формирователь адреса, импульсный датчик перемещения, блок связи с импульсными датчиками, первый блок вычисления перемещений, второй блок вычисления перемеИзобрете1 ие относится к области управления и регулирования, может быть использовано в системах числового программного управления исполнительными органами станков и является усовершенствованием известного устройства, описанного в а.с, СССР N 1522155.

SUÄÄ 1777121 А2 щений, интерфейсный блок, блок оперативного управления, блок данных, цифроаналоговый преобразователь, коммутатор аналогового напряжения, регистр номера координаты, выходные усилители. Блок связи с фазовыми датчиками содержит дешифратор адреса, формирователь опорных сигналов, содержащий опорный двоичный счетчик, элемент НЕ, D-триггер, выходные усилители, формирователь выходных сигналов фазовых датчиков, содержащий фильтры сигнала фазового датчика, компараторы, буферный регистр, регистры данных, преобразователь кода. Первый блок вычисления перемещений содержит регистр данных, регистр адреса, элемен оперативной памяти, вычитающий элемент, преобразователь кодов, сумматор, элемент И-НЕ, буферный регистр. Интерфейсный блок содержит приемник данных, первый и второй регистры, селектор адреса, дешифратор. D-триггер, первый, второй, третий и четвертый элементы И, элемент ИЛИ, блок формирования ответных сигналов, элемент оперативной памяти. Организация связей между блоками и узлами выполнена так, что позволяет создать многокоординатное устройство для управления. в котором. совместно могут работать каналы измерения как с импульсными,-тэк и с фазовыми датчиками измерения перемещений. 3 з.п, ф-лы, 28 ил.

Известно многокоординатное устройство для управления, содержащее импульсные датчики перемещений, блок данных,. регистр номера к"ординаты, коммутатор аналогового напряжения, цифроаналоговый преобразователь, блок синхронизации. формирователь адреса, интерфейсный

1777121

10

35

50

55 блок, блок связи с импульсными датчиками перемещений. первый и второй блоки вычисления перемещений, блок оперативного управления, выходные усилители.

В известном устройстве отсутствует возможность работы многокоординатного устройства от фазовых датчиков, Целью изобретения является расширение функциональных возможностей устройства путем обеспечения работы от фазовых датчиков, Поставленная цель достигается тем, что в устройство введены фазовые датчики 14 перемещений и блок 15 связи с фазовыми датчиками перемещений, тактирующим входом подключенный к третьему выходу блока 1 синхронизации, входом начальной установки соединенный с выходом сброса блока 9 данных, а информационными входами соединенный с выходами соответствующих фазовых 14 датчиков перемещений, входы опорных сигналов блока 15 связи с фазовыми датчиками перемещений. адресные входы которого соединены поразрядно с выходами формирователя 2 адреса, информационные выходы блока 15 связи с фазовыми датчиками поразрядно соединены с информационными входами первого блока

5 вычисления. перемещений, который входом управления соединен с выходом управления интерфейсного блока 7, Блок 15 связи с фазовыми датчиками содержит формирователь 37 выходных сигналов фазовых датчиков, дешифратор 38 адреса и формирователь 36 опорных сигналов, содержащий опорный двоичный счетчик 39, элемент НЕ 40, D-триггер 41 и выходные усилители 42, опорный двоичный счетчик 39 формирователя опорных сигналов 36 счетным входом соединен с тактирующим входом формирователя 36 опорных сигналов, входом начальной установки формирователя опорных сигналов 36, а выходами — co вторыми выходами формирователя опорных сигналов. элемент НЕ 40 формирователя опорных сигналов 36 входом соединен с выходом старшего N-ro разряда опорного двоичного счетчика 39, D-триггер 41 формирователя опорных сигналов 36 С-входом подключен к выходу N-1 разряда опорного двоичного счегчика 39 формирователя опорных сигналов 36: D-входом к выходу старшеro N-ro разряда опорного двоичного счетчика 39 формирователя опорных сигналов 36, R-входом начальной установки соединен с входом начальной установки формирователя опорных сигналов 36, выходные усилители 42 формирователя опорных сигналов 36, по количеству фазовых датчиков перемещений 14, первыми информационными входами соединены с выходом старшего N-ro разряда опорного двоичного счетчика 39 формирователя опорных сигналов 36, вторыми информационными входами соединены с выходом элемента НЕ 40 формирователя опорных сигналов 36, третьими информационными входами соединены с прямым выходом D-триггера 41 формирователя опорных сигналов 36. третьими информационными входами соединены с прямым выходом D-триггера 41 формирователя опорных сигналов 36, четвертыми информационными входами — с инверсным выходом D-триггера 41 формирователя опорных сигналов 36, а выходы являются первыми выходами опорных сигналов формирователя 36 опорных сигналов, формирователь выходных сигналов фазовых датчиков 37 содержит фильтры сигнала фазового датчика 43, компараторы 44, буферный регистр 45, регистры данных 46. и преобразователь кодов 47, каждый информационный вход сигналов датчиков формирователя выходных сигналов фазовых датчиков через последовательно соединенные фильтр 43 сигнала фазового датчика и компаратор 44 подключен к соответствующему информационному входу буферного регистра 45 формирователя выходных сигналов фазовых датчиков 37, вход записи буферного регистра 45 соединен с тактирующим входом формирователя выходных сигналов фазовых датчиков 37, каждый регистр данных 46 формирователя выходных сигналов фазовых датчиков 37 информационными входами подключен поразрядно ко входам опорных сигналов формирователя выходных сигналов фазовых датчиков, входами записи каждый регистр данных 46 соединен с соответствующим информационным выходом буферного регистра 45 формирователя выходных сигналов фазовых датчиков 37. а входами выборки выходов каждый регистр данных 46 подключен к соответствующему входу выборки каналов фазовых датчиков формирователя 37 выходных сигналов фазовых датчиков и к соответствующим входам старших разрядов преобразователя кодов

47 формирователя .37 выходных сигналов фазовых датчиков, входы младших разрядов которого соединены поразрядно с информационными выходами регистров данных 46 формирователя выходных сигналов фазовых датчиков 37, информационными выходами преобразователь кодов 47 подключен к информационным выходам формирователя выходных сигналов фазовых датчиков 37, при этом формирователь опорных сигналов

36 тактирующим входом подключен к такти1777121 рующим входам блока связи 15 с фазовыми датчиками перемещений и формирователя

37 выходных сигналов фазовых датчиков, входом начальной установки соединен с входом начальной установки блока 15 связи с фазовыми датчиками перемещений, первыми выходами опорных сигналов — с выходами опорных сигналов блока 15 связи с фазовыми датчиками перемещений, формирователь 37 выходных сигналов фазовых датчиков информационными входами сигналов датчиков соединен с информационными входами блока 15, входами опорных сигналов поразрядно соединен со вторыми выходами опорных сигналов формирователя опорных сигналов 36, а информационными выходами поразрядно соединен с информационными выходами блока 15 GBRзи с фазовыми датчиками перемещений, дешифратор адреса 38 входами адреса соединен поразрядно с адресными входами блока связи 15, а информационными выходами соединен с входами выборки каналов фазовых датчиков формирователя 37 выходных сигналов фазовых датчиков.

Первый блок вычисления перемещений

5 содержит регистр данных 48, регистр адреса 49, вычитающий элемент 51, сумматор

53, преобразователь кодов 52, элемент оперативной памяти 50, буферный регистр 55 и элемент И+1Е 54, регистр данных 48 информационными входами подключен соответственно к четвертому и пятому входам первого блока вычисления перемещений 5, С-входом — к первому входу первого блока вычислений перемещений 5. а группа выходов соединена с первой группой входов вычитающего элемента 51, регистр адреса 49 группой информационных входов соединен с группой входов адреса первого блока вычисления перемещений, С- входом соединен с вторым входом первого блока вычислений

5 и С-входом буферного регистра, вход сброса которого соединен с входами сброса регистраданных48, первого блока вычислителя перемещений 5 и регистра адреса 49, группа выходов которого подключена к группе адресных входов элемента оперативной памяти 50 и к группе адресных выходов первого блока вычисления перемещений, третий вход которого подключен к входу выборки выходов регистра адреса 49 и элемента оперативной памяти

50, группа выходов которого подключена к второй группе входов вычитающего элемента, вход переноса вычитающего элемента 51 соединен с шиной высокого логического уровня, преобразователь кодов 52 информационными входами поразрядно подключей к информационным выходам

55 вычитающего элемента 51, старшими разрядами адреса подключен к младшим разрядам входа управления первого блока вычисления перемещений, а входами — к первым информационным выходам первого блока 5 вычисления перемещений, к первой группе входов сумматора 53, к информационным входам элемента И-НЕ 54, выходы которого подключены ко вторым информационным выходам первого блока вычисления перемещений, а входы разрешения элемента И-НЕ 54 соединены со старшими разрядами входа управления первого блока вычисления перемещений 5, вторая группа входов сумматора 53 подключена к rpynne информационных выходов элемента оперативной памяти 50, вход переноса — к шине низкого логического уровня, а выходы — к информационным входам буферного регистра 55, выходы которого поразрядно соединены с информационными входами элемента оперативной памяти 50, входом записи подключенного к первому входу первого блока вычисления перемещений, Интерфейсный блок 7 содержит приемник данных 62, два регистра 63, 64, дешифратор адреса 66, D-триггер 67, четыре элемента И 68, 69, 70, 73 элемент ИЛИ 71, блок формирования ответных сигналов 72, элемент оперативной памяти 74 и селектор адреса 65, информационные выходы которого соединены со входами первого регистра 64, выходы которого подключены к информационным входам дешифратора адреса 66, соединенного выходом с первым входом первого элемента И 68, второй вход которого соединен с первым выходом блока формирования ответных сигналов 62 и с выходом оперативного управления интерфейсного блока 7, выход — 0-входом 0-триггера

67, вход которого соединен с первым информационным входом интерфейсного блока 7 и с первым входом блока формирования ответных сигналов 72 интерфейсного блока 7, разрешающий выход которого соединен с инверсным выходом D-триггера 67, информационные входы второго регистра 63 соединены с первыми информационными выходами приемника 62 данных и с первыми информационными входами селектора адреса 65, вторые информационные входы которого подключены ко вторым информационным выходам приемника данных 62, первая группа входов которого соединена.с информационными входами данных адреса интерфейсного блока 7, вход сброса которо-. го подключен к R-входу первого и второго регистров 64, 63, вход выборки выходов которого — со вторым входом блока формирования 72, третий вход которого подключен к

1777121

10 выходу элемента ИЛИ 71, первый вход которого подключен к первому входу второго 70 элемента И и к первому разрешающему входу интерфейсного блока 7, второй разрешающий вход которого подключен к второму входу элемента ИЛИ 71, и к первой группе входов разрешения дешифратора адреса

66, второй вход которого соединен с выходом третьего элемента И 69 и с четвертым входом блока формирования ответных сигналов 72, пятый вход которого подключен к прямому выходу 0-триггера 67 и к первому разрешающему выходу интерфейсного блока 7, к входу переноса второго регистра 63, выходы которого соединены с адресными выходами интерфейсного блока 7 и с адресными входами элемента оперативной памяти 74, вход записи/считывания ко-.орого соединен с выходом четвертого элемента И

73, первый информационный вход — с выходом второго элемента И 70, второй и последующие входы поразрядно соединены с информационными выходами первого регистра 67, входы данных элемента оперативной памяти 74 поразрядно соединены со входами данных интерфейсного блока 7, выходы младших разрядов элемента оперативной памяти 74 соединены с младшими разрядами выхода управления интерфейсного блока 7, а выход старшего разряда — со старшим разрядов выхода управления интерфейсного блока, выход старшего разряда первого регистра 64 соединен со вторым входом второго элемента И 70,с первым входом третьего элемента И 69, второй вход которого соединен с С-входом первого 64 и второго 63 регистра и с входом синхронизации интерфейсного блока 7, выход второго элемента И 70 подключен к выходу координаты У ииннттееррффееййсснноогго о ббллоокка а 77, второй выход блока формирования ответных сигналов

72 подключен к второму разрешающему выходу интерфейсного блока 7, третий разрешающий выход которого соединен с третьим выходом блока формирования ответных сигналов 72, четвертый выход которого соединен с выходом ответных синхросигналов интерфейсного блока 7, а третий выход блока формирования оТВВТных сигналов 72 соединен с входом управления приемника данных 7.

В результате анализа известных аналогичных решений установлено, что указанные отличительные признаки в аналогах отсутствуют, а их наличие в устройстве в совокупности обеспечивает дости>кение нового технического свойства, выражающегося в возможности работы устройства. как с фазовыми, так и импульсными датчиками

55 перемещений благодаря параметрическому программированию каналов управления.

На фиг. 1 представлена блок-схема многокоординатного устройства для управления; на фиг. 2 — схема блока синхронизации, пример исполнения; на фиг. 3 — схема делителя частоты блока синхронизации, пример исполнения; на фиг. 4 — временные диаграммы работы блока синхронизации; на фиг, 5 -- схема формирования адреса, пример исполнения; на фиг, б — временные диаграммы формирования сигналов импульсного датчика перемещений; на фиг.

7 — схема блока связи с импульсными датчиками, пример исполнения; на фиг. 8 — схема блока связи с фазовыми датчиками; на фиг.

9 — схема формирователя импульсов накачки, пример исполнения; на фиг. 10 — временные диаграммы формирования импульсов накачки для фазовых датчиков перемещений; на фиг. 11 — схема. формирователя выходных сигналов фазового датчика, пример исполнения; на фиг. 12 — схема первого блока вычисления перемещений; на фиг, 13 приведены временные диаграммы работы первого блока вьгчисления перемещений; на фиг. 14 — схема второго блока вычисления перемещений, пример исполнения; на фиг. 15 — схема блока интерфейсного; на фиг. 16 — схема блока формирования ответных сигналов синхронизации, пример исполнения; на фиг. 17 — схема блока оперативного управления перемещениями, пример исполнения: .на фиг, 18, фиг, 19— временные диаграммы ввода данных; на фиг. 20- временные диаграммы вывода данных о значении величин к >эффициентов интегрирования и начального управляющего воздействия в блок оперативного управления; на фиг. 21 — временные диаграммы формирования двоичного кода по сигналам фазовых датчиков; на фиг. 22 — временные диаграммы работы блока оперативного управления в режиме интерполяции; на фиг.

23 — временные диаграммы работы блока оперативного управления в режиме слежения за счет внутренней отрицательной связи по поло>кению от датчиков за время между циклами интерполяции управляющего воздействия; Но фиг. 24 — схема выходного усилителя с элементом аналоговой памяти, пример исполнения; на фиг, 25— схема вычитающего элемента, пример исполнения; на фиг. 26 — временные диаграммы работы второго вычислителя перемеьцений; на фиг, 27 — алгоритм работы устройства; на фиг. 28 — схема блока данных, пример исполнения.

Устройство содержит блок синхронизации 1. формирователь адреса 2, импульсный

1777121

55 датчик перемещения 3, блок 4 связи с импульсными да1чиками, первый 5 и второй 6 блоки вычисления перемещений, интерфейсный блок 7, блок оперативного управления

8, блок данных 9. цифроаналоговый преобразователь 10, коммутатор аналогового напряжения 11, регистр номера координаты

12, выходные усилители 13;1...13,п, фазовый датчик перемещений 14. блок 15 связи с фазовыми датчиками перемещений.

Блок 1 синхронизации (см. фиг. 2) образуют задающий генератор 16, делитель частоты 17, элемент И 18, элементы HE 19, 20.

Делитель частоты (см. фиг. 3) содержит двоичный счетчик 21, элемент И 22, Формирователь 2 адреса (см. фиг. 5) содержит первый 23 и второй 24 двоичные счетчики, дешифратор 25, Блок связи (см. фиг. 7) содержит дешифратор адреса 26. в каждом канале связи первый 27 и второй 28 регистры, элементы сравнения 29, 30, элемент ИЛИ-НЕ 31, первый 32, второй 33 и третий 34 элементы И, третий элемент сравнения 35.

Блок 15 связи с фазовыми датчиками перемещений (см. фиг. 8) содержит формирователь опорных сигналов 36, формирователь 37 выходных сигналов фазового датчика, дешифратор адреса 38.

Формирователь опорных сигналов 36 (см. фиг. 9) содержит опорный двоичный счетчик 39, элемент НЕ 40, 0-триггер 41, выходные усилители 42 импульсов накачки.

Формирователь выходных сигналов фазового датчика 37 (см. фиг. 11) содержит фильтр 43 сигнала фазового датчика, компаратор 44, буферный регистр 45, регистр данных 46, преобразователь кодов 47.

Блок 5 (см. фиг. 12) содержит регистр данных 48, регистр адреса 49, элемент оперативной памяти 50, вычитающий элемент

51, преобразователь кодов 52, сумматор 53. элемент И-НЕ 54, буферный регистр 55.

Блок 6 (см. фиг. 14) включает элемент оперативной памяти 56, сумматор 57, буферный регистр 58, регистр данных 59, элемент ИЛИ 60, передатчик данных 61.

Блок 7 (см. фиг. 15) содержит приемник данных 62, второй 63 и первый 64 регистры, селектор адреса 65, дешифратор 66, 0-триггер 67. первый 68, третий 69 и второй 70 элементы И, элемент ИЛИ 71, блок формирования ответных сигналов 72, четвертый элемент И 73, элемент оперативной памяти 74.

Блок 72 формирования ответных сигналов (см. фиг, 16) содержит первый 75, второй

76, третий 77 0-триггеры. первый 78, второй

79 элементы И, первый 80, второй 81 элементы НЕ.

Блок оперативного управления 8 (см, фиг. 17) содержит первый 82, второй 83, третий 84 элементы И, первый 85, второй 86 регистры адреса. регистр 87 следящих координат, регистр 88 адреса интерполяции, первый 89, второй 90 арифметические элементы (AllY), первый 91 и второй 92 регистры данных, первый 93, второй 94, третий 95 элементы оперативной памяти, регистр 96 данных управления приводом, счетчик 97 импульсов, дешифратор 98, первый 99, второй 100, третий 101, четвертый 102 элементы НЕ, первый 103, второй 104 элементы

ИЛИ, первый 105, второй 106, третий 107 элементы И.

Выходные усилители 13.1...13.п (см. фиг.

24) содержат первый.108, второй 109 операционные усилители, первый 110, второй 111, третий 112, четвертый 113, пятый 114, шестой 115 резисторы, конденсатор 116.

Вычитающий элемент 51 (см. фиг, 25) содержит как пример исполнения сумматор

117, первый 118, второй 119 элементы НЕ, Пример исполнения блока 9 данных(см, фиг. 28). Блок 9 содержит процессор 120, задающий генератор 121, таймер 122, канал связи 123, первый 124, второй 125, третий

126.четвертый 127 элементы НЕ, формирователь 128 сигнала "Сброс", блок памяти

129 процессора.

Устройство работает следующим образом.

Блок 9 данных при включении питания многокоординатного устройства анализирует уровни напряжения на своих входах контроля питания. Если напряжение питания устройства в норме, то с выхода "Сброс" по шине "Сброс" распространяется сигнал высокого логического уровня. По этому сигналу в исходное состояние, при котором на информационных выходах — низкие логические уровни сигналов, устанавливаются счетчики 23, 24, 97, 39, регистры 12, 27, 28, 33, 34, 55, 58, 59, 63, 64, 86, 87, 88, 91, 92, 96 и 0-триггерры 75, 76 и 41, После этого блок 9 данных производит запись нулевых логических уровней сигналов в ячейки элементов 56, 93, 94, 95 оперативной памяти следующим образом, На выходе блока 72 формирования ответных сигналов в исходном состоянии сигнал

"Разр. Прд." высокого логического уровня, потому что на входах элемента И-НЕ 79 — . низкие логические уровни сигналов. Приемник данных 62 при наличии высокого логи- ческого уровня сигнала на входе (С) разрешения принимает двоичный многоразрядный код адреса, выставленного блоком 9. После установки адреса блок 9

1777121

12 выставляет сигнал синхронизации адреса (СИА) на свою шину СИА. Высокий логический уровень сигнала СИА свидетельствует о том, что адрес блока 9 данных выставлен на выходах приема (передачи адреса) данных. По положительному фронту сигнала

СИА младшие разряды (например Ор...3р) с информационных выходов приемника 62 запомнятся регистром 63, Одновременно селектор 65 по комбинации высоких и низких логических уровней сигналов старших разрядов (например, 6р...15р) с вторых информационных выходов приемника 62 определяет соответствие принадлежности . адреса полю адресов многоканального устройства упоавления, Если адрес принадлежит этому полю, то на выходе А<ч селектора

65 адреса появляется высокий логический уровень сигнала и одновременно разрешается прохо>1<дение транзитом дополнительных разрядов адреса (например, 4р и 5р) с первого выхода на соответствующие выходы А<>, Аи-1селек,тора 65. По положительному фронту сигнала СИА логические уровни сигналов с информационных выходов селекторэ 65 будут записаны в регистр 64. При наличии высокого логического уровня сигнала на информационном выходе Аи регистра 64, а следовательно, высокий уровень сигнала на входе разрешения дешифратора

66 адреса через элемент И 69 появляется высокий логический уровень сигнала, затем блок 9 выставляет сигнал "Ввод" с высоким логическим уровнем сип<ала и убирает двоичный код адреса со своих информационных выходов, так как он уже расшифрован селектором 65 адреса и его логические уровни сигналов уже находятся в регистрах 63 и

64. Таким образом освобо>кдаются Bblходы приема (передачи адреса) данных блока 9 для приема данных от передатчика 61. Наличие высокого логического. сигнала "Ввод" на первом входе разрешения дешифратора

66 адреса позволяет дешифратору 66 расшифровать дополнительные разряды А>,,А1ч ь принятые регистром 64 (например. 4р и

5р). При условии, что сигналы А0, Аи-1 низкого логического уровня, на выходе дешифратора 66 появляется сигнал высокого логического уровня, что свидетельствует о принадлежности выставленного блоком 9 адреса полю адрссов элемента 56 оперативной памяти. Высокий логический уровень сигнала на выходе элемента И 78, возникший в результате поступления на его входы высоких логических уровней сигналов, ин всртируется элементом НЕ 80, поступает на

D-вход D-триггера 75. D-триггеры 75 и 76 находятся к этому моменту в исходном состоянии, при котором на их выходах - нуле

55 вые логические уровни сигналов, По поло>кительному фронту импульса с выхода элемента ИЛИ 71, возникшего в результате установки сигнала "Ввод", D-триггер 75 запоминает состояние нулевого логического уровня сигнала, присутствующего на его Dвходе. В результате на инверсном выходе

D-триггера 75 установлен высокий логический уровень сигнала.

По положительному фронту импульса частоты F2 на информационном выходе Dтриггера 76 возникает также высокий логический уровень сигнала, по которому

D-триггер 75 через S-вход устанавливает на своем инверсном выходе нулевой логический уровень сигнала (фиг. 18). По следующему положительному фронту импульса частоты F2 на выходе D-триггера устанавливается низкий логический уровень сигнала.

В результате на выходе D-триггера 76 формируется импульс, по которому на выходе элемента И 68 устанавливается высокий логический уровень сигнала, Одновременно высокий логический уровень сигнала присутствует на D-входе 0-триггера 67. По положительному фронту импульса частоты F5 на (прямом) первом выходе 0-триггера 67

-устанавливается высокий логический уровень сигнала "Разр. ввода", а на втором (инверсном) выходе — сигнал низкого логического уровня "Разр, изм.". Высокий логический уровень сигнала "Раэр, ввода" на входе выборки (V) регистра 63 разрешает выдачу двоичного кода числа, обозначающего адрес ячейки элемента оперативной памяти, относящейся к одному из каналов управления многоканального устройства управления (например, первого канала). Коли:1ество разрядов одного двоичного слова, относящегося к одному адресу элемента 56 оперативной памяти, равно не менее S, что соответствует одному байту передаваемой информации. С информационных выходов элемента 56 оперативной памяти данные поступа1от через буферный регистр 58, передатчик 61 по каналу связи к входам передачи (приема данных) адреса (АД) блока 9 данных. Благодаря различным логическим уровням сигналов "Разр. ввода" и "Разр. изм." с выходов 0-триггера 67 обеспечивается поочередная работа регистра 49 адрес и регистра 63 на входы адреса элемента 56 оперативной памяти, Таким образом, блок 9 посредством регистра 63 извлекает иэ указанной ячейки элемента 56 оперативной памяти необходимь|е для реализации алгоритма работы устройства данные. Данные на выходе элемента 56 оперативной памяти — постоянные с момента выдачи адреса по отрицательному фронту частоты F2

1777121 до отрицательного фронта частоты F4. Сигнал частоты F5 имеет высокий логический уровень, Сигнал "Разр. ввода" с выхода 0триггера 67 также имеет высокий логический уровень. В результате на выходе элемента И 78 появляется:игнал "Запись регистра" (зап.. Pr). По положительному фронту сигнала "Зап. Pr" данные с информационных выходов элемента 56 оперативной памяти Заносятся в буферный регистр

58. Одновременно сигнал "Разр, ввода" через элемент ИЛИ 60 по входу R устанавливает и удерживает на информационных выходах регистра 59 низкие логические уровни сигналов. Как только на входе W управления элемента 56 оперж иеной памяти установится высокий логический уровень сигнала частоты F2. нулевые логические уровни сигналов с выходов регистра 59 данных записываются в ячейку элемента 56 оперативной памяти вместо ранее находившейся информации, Таким образом, блок 9 данных, выполняя первоначальное считывание, очищает многоразрядную ячейку элемента 56 оперативной памяти, в которой накапливаются при вычислении перемещений данные по одному из каналов управления. Наличие высокого логического сигнала

"Ввод", а следовательно, высокого логического уровня сигнала на выходе элемента

ИЛИ 71 позволяет через элемент НЕ 81 разблокировать D-триггер 77 по S-входу, из-за которого постоянно на его инверсном выходе удерживается сигнал нулевого логического уровня. Таким образом, по положительному фронту сигнала ОУ (фиг.

18) с выхода 0-триггера 76 в 0-триггер 77 . записывается нулевой логический уровень сигнала с 0-входа, В результате на инверсном выходе 0-триггера 77 устанавливается высокий логический уровень ответного сигнала. синхронизации (СИП), сигнализирующий блоку 9 данных о том, что информация на выходах передатчика стабильна. Наличие сигналов "Разр. ввода" и СИП на входах элемента И 79 вызывает появление сигнала

"Разр. Прд." низкого логического уровня, по которому данные измерителя с буферного

58 регистра через передатчик 61 передаются на входы приема-передачи данных — адреса блока 9 данных и принимаются блоком

9 данных. Приняв сигнал СИП, блок 9 данных снимает высокие логические уровни сигналов со своих выходов "Ввод" и "СИА" и, заканчивает обмен по данному адресу с одним иэ каналов измерителя (например, первым). Так как сигналы СИА и "Ввод" стали низкого логического уровня, то дешифратор 66 прекращает выдачу сигнала высокого логического уровня со своего информационного выхода. На выходе элемента И 68 также устанавливается низкий логический уровень сигнала из-за отсутствия высокого логического сигнала ОУ на входе, который по положительному фронту импульса частоты

F5 запоминается 0-триггером 67 (фиг. 19). В результате сигнал "Разр. ввода" становится низкого логического уровня, а сигнал "Разр. изм." — высокого логического уровня и запрещается выдача регистру 63 двоичного кода (ApO...ApN) íà адресные входы элементов 50 и 56 оперативной памяти, но разрешается выдача двоичного кода АрО...ApN на указанные элементы 50 и 56 оперативной памяти регистру 49 адреса. Кроме того, по сигналу высокого логического уровня "Разр. изм. разрешается выдача импульсов частоты F3 и F4. Из-за отсутствия высокого логического сигнала "Ввод" от блока 9 данных

0-триггер 77 по S-входу на своем инверсном выходе устанавливает сигнал низкого логического уровня благодаря наличию логической единицы на выходе элемента НЕ

81.Поэтому снимается высокий логический уровень сигнала СИП. Так как логический уровень сигнала "Разр. ввода" стал низким, то снимается с выхода элемента И 78 высокий уровень сигнала "Зап. Pr". Из-за высокого логического уровня сигнала ™Разр.

Прд." передатчик 61 прекращает выдачу данных в канал, На этом обмен блока 9 по вводу данных с ячеек элемента 56 оперативной памяти по адресу первого канала заканчивается, блок 9 данных выставляет адрес для приема данных в ячейки элемента 56 оперативной памяти, соответствующих второму каналу измерителя. Для этого блок 9 данных в младших разрядах адреса(0р...3p), передаваемого 16-разрядным двоичным ко40 дом, вместо двоичного кода нуля "02" (0000) выдает двоичный код "12" (0001), что соответствует адресу второго канала. Потом снова выставляет сигналы СИА, "Ввод", принимает сигнал СИП и параллельно данные из

45 многоразрядной ячейки второго канала. В элементе 56 оперативной памяти теперь записаны логические уровни с выходов регистра 59 по адресу второго канала. Этот процесс — "Ввод данных" — блок 9 данных повторяет по адресам ячеек всех каналов управления, реализованных в многоканальном устройстве, до тех пор пока не будут занесены нулевые логические уровни сигналов во все ячейки элемента 56 оперативной памяти. После этого блок 9 данных в свой внутренний оперативный регистр процессо ра записывает нулевые логические уровни сигналов, куда были приняты данные последнего канала многоканального устройства с ячеек элемента 56 оперативной памяти.

1Г)

1777121 и заканчивает процесс установки ячеек элемента 56 оперативной памяти в исходное состояние. Блок 9 данных по этой же подпрограмме начальной установки продолжает установку в исходное состояние, при котором во всех ячейках осуществлена запись нулевых логических уровней сигналов элементов 93...95 оперативной памяти (фиг.

17) блока 8 оперативного управления. Для этого блок 9 выставляет ь«а информационные входы приемника 62 многоразрядный двоичный код адреса (например. 16-разряд, ный), Та«< как сигналы "Разр. Прд." высокого логического уровня, как и в случае "Ввод данных", то приемник 62 принимает многоразрядный двоичный код адреса со своих входов и транслирует младшие разряды (например, Ор...3р) к информацион -«ым ьходам регистра 63, сигналы дополнительных разрядов (напр«лмер, 4р и 5р) — к первыл«информационным входам селектора 65 адреса и сигналы старших разрядов (например

6р...15р) — к вторым информационным входам селектора 65 адреса. После установя<и адреса блок 9 данных выставляет сигнал синхронизации адреса СИА. Высокий логический уровень сигнала СИА свидетельствует о том, что адрес блоком 9 данных выставлен в канал связи. По поло>кительному фронту сигнала СИА младшие разряды (Ор...3р) с информационных вььходов приемника 62 запоминается регистром 63, а так>ке регистром 86, Селектор 65 аналогично описанной операции ввода данных oT1ретьего вычислителя 6 расшифровывает старшие разряды адреса (Gp...15p) и выставляет на выходе Аьч высокий логический уровень сигнала, по которому через селектор 65 разрешается прохождение дополнительных разрядов(4р; 5р) соответственно на ыь«ходы

Ао, А«и, Регистр 64 по положительному фронту сигнала СИА, передаваемому блоком 9 параллельно двоичному коду адреса, запоминает состояние логических уровней информационных входов, Для доступа блока к ячейкам элемента 93 оперативной памяти в такте выдачи адреса (A5 по фиг. 19) 4и 5-й разряды должны быть установлены в

"1", Указанные разряды по сигналу СИА от блока 9 данных записываются в регистр 85.

В результате «ьа первом и втором выходах регистра 85 адреса «lpècóòñòâó«от высокие логические уровни сигналов, свидетел ьствующие о том, что адресное поле младших разрядов адреса (Ор...3p) относится к элементу 93 оперативной памяти. Высокий логический уровень сигнала на выходе А«ч регистра 64 разрешает появление высокого логического уровня сигнала на выходе элемента И 69. После выдачи сигнала СИА блок

5 l0

ЗО

9 снимает многоразрядный двоичный код адреса со своих выходов адреса-данных,который теперь уже запомнен регистром 64 и регистром 85, а самые младшие разряды (Ор...3р) — регистром 86„регистр 63 сигналом "Вывод" по входу V установлен в третье состояние. Блок 9 выставляет высокий логический уровень сигнала "Вывод", по которому элементом ИЛИ 71, элементом НЕ 80, D-триггерами 75 и 76 вырабатывается (как и в случае описанного процесса ввода данных измерителя) сигнал ОУ (фиг. 16) (опрос устройства) высокого логического уровня, а также элементом НЕ 81 и D-триггером 77 вырабатывается высокий логический уровень ответного гигнала СИП. Сигнал СИП, поступающий на вход приема ответного сигнала блока 9 данных, указыва