Программируемое логическое устройство

Программируемое логическое устройство

Иллюстрации

Показать все

Реферат

 

Изобретение может быть использовано для вычисления систем булевых функций, описывающих как комбинационные, так и последовательностные автоматы, и позволяет наращивать ранги вычисляемых конъюнкций , что расширяет область применения устройства путем введения нового режима реализации последовательностного автомата . Устройство содержит блок оперативной памяти констант, К групп по n+s элементов И с тремя состояниями на выходе, где К - максимально возможное количество одновременно вычисляемых конъюнкций, п - максимальная разрядность входного сигнала , s - максимальная разрядность кода внутреннего состояния реализуемых автоматов, К групп по n+s элементов И-НЕ с тремя состояниями на выходе, первую группу К элементов И, L групп по К элементов И, где L- максимально возможное количество одновременно вычисляемых булевых функций , группу L элементов ИЛИ, регистр, К групп по R элементов ИЛИ, где R - количество входов расширения, вторую группу К элементов И, два групповых мультиплексора , инвертор, шинный формирователь, входы-выходы , вход настройки, вход записи, входы старших и младших адресов записи, информационные входы, выходы и входы расширения, вход синхронизации, входы кода алгоритма, выход кода состояния. 4 ил. (/) С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5))з G 06 F 7/00, G 05 В 19/18

Р

/ ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4898636/24 (22) 02.01.91 (46) 23.11.92. Бюл. М 43 (72) С.Ф.Тюрин, В.И.Назин, В.А,Несмелов, В,А.Харитонов, Д.Л.Куликов, А.M.Æäàíoâ и

Л.Б.Кульков (56) Авторское свидетельство СССР

hL 1267964, кл. G 11 С 7/00, G 07 F 7/00, 1986.

Авторское свидетельство СССР

hL 1444892, кл. G 11 С 17/00, G 06 F 7/00, 1987. (54) ПРОГРАММИРУЕМОЕ ЛОГИЧЕСКОЕ

УСТРОЙСТВО (57) Изобретение может быть использовано для вычисления систем булевых функций, описывающих как комбинационные, так и последовательностные автоматы, и позволяет наращивать ранги вычисляемых конъюнкций, что расширяет область применения устройства путем введения нового режима реализации последовательностного автомаИзобретение относится к вычислительной технике и может быть использовано для вычисления систеь булевых функций, описывающих как комбинационные, так и последовательностные автоматы.

Известно устройство. содержащее дпвходовых элементов И (n — количество информационных входов устройства, 1

D-триггеров, группу элементов И с тремя . состояниями на выходе, группу элементов

И-НЕ с тремя состояниями на выходе, gt

„„. Ж „„1777133 Al та. Устройство содержит блок оперативной памяти констант, К групп по n+s элементов

И с тремя состояниями на выходе, где К— максимально возможное количество одно.временно вычисляемых конъюнкций, n— максимальная разрядность входного сигнала, s — максимальная разрядность кода внутреннего состояния реализуемых автоматов, К групп по n+s элементов И вЂ” НЕ с тремя состояниями на выходе, первую группу К элементов И, L групп по К элементов И, где

L- максимально возможное количество одновременно вычисляемых булевых функций, группу L элементов ИЛИ, регистр, К групп по R элементов ИЛИ, где R — количество входов расширения, вторую группу К элементов И, два групповых мультиплексора, инвертор, шинный формирователь, входы Выходы, вход настройки, вход записи, входы старших и младших адресов записи, информационные входы, выходы и входы расширения, вход синхронизации, входы кода алгоритма, выход кода состояния. 4 ил. двухвходовых элементов И, счетчик и дешифратор.

Недостатком устройства является низкое быстродействие в режиме записи.

Наиболее близким по технической сущности к изобретению является программируемое логическое устройство, содержащее

g и-входовых элементов И (и — количество информационных входов устройства; 1 д-. 2п), t элементов ИЛИ (t — количество информационных выходов устройства), первую, вторую и третью группу 0-триггеров, первую группу элементов И с тремя состояния1777133

10 ды f(K — 1)n + фх 0-триггеров первой группы соединены с К-м нечетным выходом дешифратора, а С-входы одноименных 0-тригге- 25

30.ходы - с К-м входом j-x элементов ИЛИ, 35 информационные выходы счетчика соеди40 второго RS-триггеров соединены соответственно с g-м выходом дешифраторе и с выхо- 55 дом переполнения счетчика, выход первого ми выхода, группу элементов И вЂ” НЕ с тремя состояниями выхода, gt двухвходовых элементов И, счетчик и дешифратор, три RSтриггера, дополнительный элемент ИЛИ, вторую группу элементов И с тремя состояниями на выходе, причем 0-входы(1+(К-1)x. и)-х 0-триггеров первой и второй групп, первые входы соответствующих элементов И с тремя состояниями выхода первой группы и первые входы элементов И-НЕ с тремя состояниями выхода (1< I< n; 1 S К S g) являются I-м информационным входом устройства, выходы 0-триггеров первой группы соединены с вторыми входами соответствующих элементов И с тремя состояниями выхода первой группы, а выходы

0-триггеров второй группы — с вторыми входами соответствующих элементов

И-HE с тремя состояниями выхода, выходы которых соединены с выходами соответствующих элементов И с тремя состояниями выхода первой группы, С-вхоров второй группы — с К-м четным выходом дешифратора, выходы j(K — 1)n+ 11-х элементов И с тремя состояниями выхода первой группы соединены с входами К-го и-входового элемента М, выход которого соединен с первыми входами jK + (j — 1)о)-х двухвходовых элементов И (1S ) 5 t), вторые входы которых соединены с выходами соответствующих 0-; а вынены с входами дешифратора, а счетный вход счетчика является тактовым входом устройства, первые входы второй группы злементов И с тремя состояниями выхода соединены с выходами соответствующих элементов ИЛИ, а вторые входы — с инверсным выходом третьего RS-триггера, S-вход которого соединен с нулевым выходом дешифратора, a R-вход — с выходом дополнительного элемента ИЛИ, выход j-го элемента И с тремя состояниями выхода второй группы соединен с 0-входами (K+ O — 1)д)-х

0-триггеров третьей группы и является соответствующим информационным выходом устройства, р-й выход дешифратора (1sp ) соединен с С-входами ((р — 1)t+ Д-х 0-триггеров третьей группы, 3-входы первого и

RS-триггера является выходом индикации программирования элементов ИЛИ устройства, выход второго ЙЗ-триггера соединен с

50 первым входом дополнительного элемента

ИЛИ и является выходом индикации программирования элементов И устройства, Rвходы 0- и RS-триггеров и второй вход дополнительного элемента ИЛИ является входом сброса устройства, Недостатком этого устройства является узкая область применения и отсутствие возможности наращивания рангов вычисляемых конъюнкций.

Эти недостатки обусловлены следующими обстоятельствами. Технические средства данного устройства ориентированы на вычисление логических функций, зависящих от текущего значения информационных входов, т.е. реализацию. комбинационного автомата. Реализация последовательностного автомата невозможна без применения дополнительных технических средств. Кроме того. в устройстве невозможно расширение рангов конъюнкций, что необходимо, например, в задачах вычисления многоразрядных логических функций.

Целью изобретения является расширение области применения за счет обеспечения возможности наращивания рангов вычисляемых конъюнкций.

Указанная цель достигается тем, что в и рограммируемое логическое устройство, содержащее К групп гю n+s элементов И с тремя состояниями выхода, где К вЂ” максимально возможное количество одновременно вычисляемых конъюнкций, п максимальная разрядность входного сигнала, S — максимальная разрядность кода внутреннего состояния реализуемых автоматов, К групп no n+s элементов И-HE c тремя состояниями выхода, первую группу

К элементов И, L групп по К элементов И, где

L — максимально возможное количество одновременно вычисляемых булевых функций, группу элементов ИЛИ, причем выходы элементов И-HE с тремя состояниями выхода каждый иэ К групп соединены с выходами соответствующих элементов И с тремя состояниями выхода соответствующей группы и с соответствующими входами соответствующего элементе И первой группы Кэлементов И, выходы которой соединены с первыми входами соответствующих элементов И каждой иэ L по К групп элементов И, выходы элементов И каждой иэ L групп no K элементов И подключены к соответствующим входам соответствующего элемента

ИЛИ группы 1 элементов ИЛИ. введены блок оперативной памяти констант, регистр, К групп по R элементов ИЛИ, где R— количество входов расширения, вторая группе К элементов И, два групповых мультиплексора, инеертор и шинный формиро1777133 ватель, причем выходы группы L.элементов

ИЛИ являются соответствующими информационными входами регистра, первая группа m разрядов выхода которого является информационным входом шинного формирователя, а вторая s-разрядная группа— выходом кода состояния устройства, где

s+m- L, и первым информационным входом второго группового мультиплексора, выход которого является первой группой адресных входов оперативной памяти, второй группой адресных входов которой является выход первого группового мультиплексора, первым, вторым информационным и адресным входами которого являются входы кода алгоритма, старших адресов записи и настройки устройства соответственно, вторым информационным, адресным и входом раз решения второго группового мультиплексора являются входы младших адресов записи, настройки и разрешения устройства соответственно, входами разрешения, данных и записи оперативной памяти являются входы разрешения, входы-выходы и записи устройства соответственно, вход синхронизации регистра является входом синхронизации устройства, вход настройки устройства подключен к входу инвертора, выход которого является входом разрешения шинного формирователя, выход которого является входом-выходом устройства, нечетные выходы каждой из К групп по п+в выходов настройки конъюнкций первой группы выходов блока оперативной памяти констант являются первыми входами соответствующих К групп элементов И с тремя состояниями выхода, а четные — первыми входами соответствующих К групп элементов И-НЕ с тремя состояниями выхода, KL выходов настройки функций оперативной памяти подключены к вторым входам соответствующих иэ L групп по К элементов И, К групп no R выходов расширения оперативной памяти являются первыми входами соответствующих из К групп no R элементов

ИЛИ, вторыми входами которых являются соответствующие входы расширения устройства, а выходы каждой иэ К групп по R элементов ИЛИ подключены к соответствующим входам соответствующего элемента

И второй группы элементов И. выходы которых являются (и+э+1)-ми входами соответствующих элементов И первой группы, вторая группа s выходов регистра в конкатенации с входными и-разрядными сигналами является входным (и+з)-разрядным дискретным сигналом, который подключен к информационным входам соответствующей пары элементов И, И-НЕ каждой из К групп n+s элементов И, И-НЕ с тремя состояниями

15 ная связь; б) сигналы обратной связи (текущее состояние автомата) могут быть использованы для сокращения объема памяти констант на20 стройки, так как в каждом автомате реали30

55

10

40 выхода, выходы элеt1;нтов И г ервой группы

Кэлементов И являются Rèõîäçìè расширения устройства.

Расширение области применения устройства достигается за счет обеспечения воэможности наращивания рангов вычисляемых конъюнкций путем введения нового режима реализации последовательностного автомата с возможнос ью расширения рангов вычисляемых конъюнкций.

Сущность введенного режима заключается 8 следующем:

a).÷àñòü вычисленных логических функций используется в качестве составляющей входного сигнала, т.е. реализована обратзуется меньшая система функций; это может быть полезно в задачах, требующих большой разрядности входного сигнала; в) часть вектора значений конъюнкций передается на выходы расширения устройства и может быть использована при вычислениях в других устройствах, при вычислении многоразрядных булевых функций;

r) сигналы, поступающие на входы расширения из других устройств, могут быть использованы для вычисления многоразрядных булевых функций; д) учет результатов вычислений внешних подконъюнкций производится специальной константой.

Введение блока оперативной памяти констант с соответствующими связями позволяет записывать, хранить и считывать константы; используемые в новом введенном режиме для различных вариантов алгоритмов, а также обеспечивает возможность изменения констант по коду состояния автомата.

Введение регистра с соответствующими связями позволяет хранить полный выходной сигнал, содержащий и код текущего состояния автомата, что необходимо при реализации последовательностного автомата.

Введение К групп no R элементов ИЛИ (где К вЂ” число конъюнкций; R — число входов расширения) с соответствующими связями позволяет учитывать только те разряды входов расширения, которым соответствуют выходы третьей группы выходов блока оперативной памяти констант, находящиеся в состоянии логического нуля, иначе происходит маскирование входов расширения.

Введение второй группы К элементов И с соответствующими связями и позволяет

1777133 вычислять значения конъюнкций с учетом информации на входах расширения и соответствующей константы на третьей группе выходов оперативной памяти путем вычисления значения внешних подконъюнкций.

Введение первого rpynnoaoro мультиплексора и соответствующих ему связей позволяет изменять информацию на второй группе адресных входов блока оперативной памяти констант в режиме настройки для реализации нового режима.

Введение второго группового мульти плексора с соответствующими связями позволяет изменять информацию на первой группе адресных входов оперативной памяти в режиме настройки для реализации нового режима, а также учитывать код текущего состояния автомата при считывании констант.

Введение инвертора с соответствующими связями позволяет отключить выходы шинного формирователя от входов-выходов в режиме настройки для реализации нового режима.

Введение шинного формирователя с соответствующими связями позволяет использовать выходы-входы устройства для записи информации в оперативную память в режиме настройки для реализации нового режима.

Введение выходов расширения позволяет передавать результаты вычислений части конъюнкций на другие устройства для увеличения рангов вычисляемых в них коньюнкций в новом режиме, Введение входов расширения позволяет принимать результаты вычислений в других устройствах для увеличения рангов части вычисляемых конъюнкций в новом режиме, Введение входа разрешения второго мультиплексора позволяет переводить выходы второго мультиплексора в нулевое состояние для исключения учета кода состояния автомата либо устанавливать на его выходах код состояния автомата в новом введенном режиме.

На фиг.1 изображена функциональная электрическая схема предлагаемого программируемого логического устройства; на фиг.2 — вариант соединения программируемых логических устройств для вычисления многоразрядных булевых функций; на фиг,3 — граф-схема алгоритма для первого примера конкретной реализации последовательностного автомата; на фиг.4 — граф автомата для первого примера конкретной реализации последовательностного автомата.

Программируемое логическое устройство содержит: блок оперативной памяти кон5

10 стант 1, К групп по n+s элементов И с тремя состояниями на выходе 2.1.1 — 2.1. n+s, ..., 2.К.1-2,К и+з, где К вЂ” максимально возможное количество одновременно вычисляемых коньюнкций; s максимальная разрядность кода внутреннего состояния реализуемых автоматов; n — максимальная разрядность входного сигнала; К групп по п+з элементов

И-НЕ с тремя состояниями на выходе 3,1.13.1.п+з, ..., З.K.1 — З.К.n+s, первую группу К элементов И 4 1-4.К, (групп по К элементов

И 5,1.1-5,1.К.„, 5Л .1-5Л .К, где 1 — максимально возможное количество одновременно вычисляемых булевых функций, группу L

15 элементов ИЛИ 6.1-6.L, регистр 7, К групп по R элементов ИЛИ 8.1.1-8.1.R, ..., 8.К.18.К,R, где R — количество входов расширения, вторую группу К элементов И 9.1-9.К, два групповых мультиплексора 10, 11, ин20 вертор 12, шинный формирователь 13, входы-выходы 14, вход настройки 15, вход записи 16, входы старших адресов записи

17, входы младших адресов записи 18, информационные входы 19, выходы расшире25 ния 20, входы расширения 21, вход синхронизации 22. входы кода алгоритма

23, выход кода состояния 24, вход разрешения 25, вход 26 разрешения второго группового мультиплексора.

30 Выходы элементов И-НЕ 3 с тремя со; стояниями выхода каждой из К групп соединены с выходами соответствующих элементов И 2 с тремя состояниями выхода соответствующей группы и с соответствую35 щими входами соответствующего элемента

И первой группы К элементов И 4, выходы которой соединены с первыми входами соответствующих элементов И каждой иэ L no

К групп элементов И 5. Выходы элементов И

40. каждой из L групп по К элементов И 5 подключены к соответствующим входам соответствующегс элемента ИЛИ групп L элементов ИЛИ 6.

Выходы группы L элементов ИЛИ 6 яв45 ляются соответствующими информационными входами регистра 7, первая группа разрядов выхода которого является информационным входом шинного формирователя 13, в вторая S-разрядная группа—

50 выходом 24 кода состояния устройства, где з+е - L, и первым информационным входом второго rpynnoaoro мультиплексора 11. выход которого является первой группой адресных входов блока оперативной памяти 1, 55 второй группой адресных входов которого является выход первого группового мультиплексора 10, первым. вторым информационными и адресным входами которого являются вход 23 кода алгоритма. вход 17 старших адресов записи и вход 15 настрой1777133

10 ки устройства соответственно. Вторым ин- Таким образом, имеется К подгрупп по формационным, адресным и входом разре- n+s разрядов первой группы выходов. В шения второго группового мультиплексора каждой I-й подгруппе пары сигналы и.васют

11 явля:отся вход 18 младших адресов запи- следующий смысл; 10 — необходимость учеси, вход 15 настройки и вход 26 разрешения 5 та прямого значения 1-й переменной; 01— устройства соответственно. Входами разре- необходимость учета инверсного значения шения, данных и записи блока оперативной 1-й переменной; ОΠ— t-я переменная не вхопамяти 1 являются вход 25 разрешения, вхо- дит в коньюнкцию; 11 — запрещенное состоды-выходы 14 и вход 16 записи устройства яние. соответственно. Вход синхронизации реги- 10 Выходы настройки функции 1,2 операстра 7 является входом 22 синхронизации - тивной памяти 1 имеют разрядность К.L, где устройства. Вход 15 настройки устройства L- максимально возможное количество одподключен к входу инвертора 12, выход ко- . новременно вычисляемых булевых функций торого является входом разрешения шинно- (в том числе m — выходные сигналы, s — код го формирователя 13, выход которого 15 состояния автомата). Она содержит единиявляется входом-выходом 14 устройства. цы в тех из К позициях в L подгруппах, где

Нечетные выходы каждой из К групп по n+s соответствующие конъюнкции входят в совыходов настройки конъюнкций первой ответствующие булевые функции. Выходы группы выходов блока оперативной памяти расширения 1.3.1.1 — 1.3.1.R, ..., 1.3.К.1—

1 являются первыми входами соответствую- 20 1.3.К,R блока 1 имеют разрядность К.R, где щих К групп элементов И 2 с тремя состоя- R — количество входов расширения, и нули ниями выхода, а четные — первыми входами содержатся в тех из R позициях из К подсоответствующих К групп элементов И вЂ” HE групп, где соответствующие входы расши3 с тремя состояниями выхода. К L выходов рения необходимы при вычислениях настройки функций блока оперативной па- 25 соответствующих конъюнкций. мяти 1 подключены к вторым входам соот- Оперативная память 1 адресуется по ветствующих из L групп по К элементов И 5, двумя группам адресных входов: первая

К групп no R выходов расширения блока группаадресныхвходовАОнеобходима при оперативной памяти являются первыми реализации последовательностногоавтомавходами соответствующих из К групп по R 30 та системами функций, декомпозированныэлементов ИЛИ 8, вторыми входами кото- ми по состояниям автомата. В этом случае рых являются соответствующие входы 21 на выходе мультиплексора 11 установлен расширения устройства, а выходы каждой код текущего состояния, а в режиме записи иэ К групп по R элементов ИЛИ 8 подключе- . информация поступает со входов 18. При ны к соответствующим входам соответству- 35 отсутствии необходимости такой декомпоющегоэлемента И второй группыэлементов эиции входы мультиплексора находятся в

И 9, выходы которых являются (и+э+1)-ми нулевом состоянии. Вторая группа адресвходами соответствующих элементов И 4 ных входов А1 блока 1 необходима для учета первой группы. номера реализуемого алгоритма (номера авВторая группа s выходов регистра 7 в 40 томата), причем при записи на эти входы конкатенации с входными и-разрядными передается информация со входов 17, а в сигналами 19 является входным (и+э)-раз- режиме вычислений — со входов 23. рядным дискретным сигналом, который Данные в оперативную память 1 запиподключен к информационным входам со- сываются со входов-выходов 14, если актиответствующей пары элементов И, И-HE 45 вированы вход разрешения 25 и вход каждой из К групп n+s элементов И 2, И-HE - записи 16.

3 с тремя состояниями выхода. Выходы эле- Если вход записи 16 не активирован, а ментов И первой группы К элементов И 4 вход разрешения активирован, то блок 1 являются выходами 20 расширения устрой- находится в режиме считывания информаства. 50 ции.

Блок оперативной памяти 1 предназна- Оперативная память 1 может быть реачен для записи, хранения и выдачи кон- лизована, например, на нескольких станстант. Выходы настройки конъюнкций дартных интегральных микросхемах блока 1: 1.1.1.1.-1.К и+э.2 имеют разряд- 541РУ2. ность К.(n+s), где K — максимально возмож- 55 К групп по n+s элементов И с тремя нов количество одновременно состояниями на выходе 2.1.1 — 2.n+s.1, ..., выполняемых конъюнкций; n — максималь- - 3.К.1-2.К.п-s предназначены для подключвная разрядность информационных входов ния на свои выходы по разрешающему сиг19, s — максимальная разрядность кода налу прямого (неинверсного) значения

"внутреннего состояния. переменной, что необходимо, если она вхо1777133 дит в соответствующую коньюнкцию без инверсии. Если вход разрешения неактивирован, то выходы элементов И находятся в высокоимпедансном состоянии и не влияют на передачу информации соответствующими элементами И вЂ” НЕ группы 3.

Элементы И группы 2 могут быть реализованы, например, на стандартных интегральных микросхемах 589АП16, причем информационный вход сопоставляется с двумя входами элемента И, объединенными вместе, и изображен на фиг.1 как единственный вход О, К групп по n+s элементов

И-НЕ с тремя состояниями на выходе 3.1 ° 1З.n+s.1, ..., 3.К.1-3.К.n+s предназначены для подключения по разрешающему сигналу на свои выходы инверсного значения переменной, что необходимо, если она входит в соответствующую конъюнкцию с инверсной.

Если вход разрешения неактивирован, то выходы элементов И-НЕ находятся в высокоимпедансном состоянии и не влияют на передачу информации соответствующими . элементами И группы 2, Элементы И вЂ” НЕ группы 3 могут быть реализованы, например, на стандартных интегральных. микросхемах 589АП26, причем информационный вход сопоставляется с двумя входами элемента И, объединенными вместе, и изображен на фиг.1 как единственный вход D.

Первая группа К элементов И 4.1 — 4.К предназначена для вычисления К коньюнкций, причем выход каждого элемента И группы возбуждается в том случае, если выходы всех пар элементов групп 2. 3 активированы, что бывает в случае, если требуемые переменные входят в конъюнкцию с требуемым показателем инверсирования либо если переменная вообще не входит в коньюнкцию: в этом случае выходы обоих элементов данной пары групп 2, 3 находятся в высокоимпедансном состоянии, выходы их объединены и это воспринимается соответствующим входом элемента

И группы 4 как ТТЛ-логике — логической

"единицей". (групп по К элементов И 5.1,1-5.1.К, ..., 5,L,1-5.L.Ê предназначены для учета значений требуемых конъюнкций, определяемых константой нэ второй группе выходов 1,2 блока 1 таким образом, что если в соответствующем разряде данной константы присутствует логическая единица„то учитывается значение соответствующей коньюнкции при формировании данной функции (в данную функцию входит соответствующая конъюнкция). Количество групп элементов равно количеству реализуемых булевых функций.

10

Группа L элементов ИЛИ 6,1-6Л предназначена для формирования значения логических функций, которые равны единице, если на выходе хотя бы одного элемента И соответствующей группы групп элементов

И 5 присутствует логическая единица, т.е элементы ИЛИ 6 формируют значение логической функции, заданной в дизьюнктивной нормальной форме (ДНФ).

Регистр 7 предназначен для записи по синхросигналу на входе 22 значений логических функций, формируемых группой элементов ИЛИ 6. Он может быть реализован, например, на стандартных интегральных

15. микросхемах 155ТР13.

К групп по R элементов ИЛИ 8,1.1-8.1.R,. ..., 8.К 1-8.КЯ предназначены для учета значений сигналов на входах расширения при формировании значений К коньюнкций, 20 причем учитываются значения на тех входах расширения, которым соответствуют выходы третьей группы выходов ойеративной памяти 1, находящиеся в состоянии логического нуля, иначе происходит маски25 рование данного входа расширения для данной конъюнкции, Вторая группа К элементов И 9.1-9.К предназначена для вычисления значения внешних подконьюнкций, которые поступа30 ют на входы расширения 21 из других программируемых логических устройств, значения внешних подконьюнкций затем учитываются при вычислении всей подконьюнкции в данном устройстве нэ группе эле-, 35 ментов И 4, Первый групповой мультиплексор 10 предназначен для адресации второй группы . адресных входов А1 оперативной памяти 1 либо входами старших адресов записи 17

40 при настройке. либо входами кода алгоритма 23 при вычислениях (s этом случае вход настройки 16 обнулен) и может быть реализован, например, на стандартных интегральных микросхемах 155Kll1.

45 Групповой мультиплексор 10 представляет собой совокупность мультиплексоров, у которых все одноименные адресные входы объединены между собой, а одноименные входы различных мультиплексоров подклю50 чены к различным разрядам входов старших адресов записи (0 ) и входов 0ф — входов номера алгоритма (используются двэ входа каналов во всех мультиплексорах).

С целью уменьшения количества обору55 довэния желательна реализация на интегральных микросхемах 134К08.

Второй групповой мультиплексор 11 предназначен для адресации первой группы адресных входов Ао оперативной памяти

1 либо входами младших адресов записи 18, 13

1777133

14 либо частью выходов 24 регистра 7, на которых формируется код текущего состояния автомата в том случае, если возбужден вход разрешения второго мультиплексора. Если при этом возбужден вход настройки 15, то на выход мультиплексора 11 подключен вход 18, если нет — выходы 24.

Если вход 26 обнулен, то выходы мультиплексора обнулены независимо от сигналов на входах 18, 15, выходах 24.

Второй групповой мультиплексор 11 также может быть реализован, например, на стандартных интегральных микросхемах

155КП1 (134КП8) и выполнен аналогично первому групповому мультиплексору 10.

Вход разрешения для подключения входа

26 может быть реализован, например, использованием входа синхронизации мультиплексора 155КП1.

Инвертор 12 предназначен для управления входом разрешения шинного формирователя 13, так что если подан сигнал настройки на вход 15, шинный формирователь 13 отключен, его входы-выходы находятся.в высокоимпедансном состоянии и по входам-выходам 14 можно передавать данные для настройки.

Шинный формирователь 13 предназначен для отключения части выходов регистра

7, отведенных для выходных сигналов от входов-выходов 14 для приема по ним данных для настройки, т.е. для записи в блок 1 °

Входы-выходы 14 имеют два назначения:

1) выдача значений логических функций при вычислениях;

2) прием кодов настройки (констант) в режиме настройки.

Режим входов-выходов определяется уровнем логического сигнала на входе 15.

Вход настройки 15 предназначен для приема сигнала настройки, например, из внешней микроЭВМ, означающего переход в режим настройки.

Вход записи 16 предназначен для приема сигнала записи константы в память 1, формируемого, например, внешней микроЭ ВМ.

Входы старших адресов записи 17 предназначены для приема адресных сигналов кода номера алгоритма в режиме записи, например, иэ внешней микроЭВМ.

Входы младших адресов записи 18 предназначены для приема адресных сигналов номера состояния (при необходимости) в режиме записи, например, иэ внешней микроЭВМ.

Информационные входы 19 предназначены для приема внешних дискретных сигналов, от которых зависят реализусмые логические функции.

Выходы расширения 20 предназначены для выдачи значений части коньюнкций, аы5 числяемых устройством с целью использования их в других аналогичных устройствах при. построениях раэрядонаращиваемых структур.

Входы расширения 21 предназначены

10 для приема значений подконъюнкций, вычисленных в других аналогичных устройствах и выданных на выходы 20 этих устройств.

Вход синхронизации 22 предназначен

15. для приема импульса синхронизации, частота которой должна учитывать задержку распространения сигналов в многоразрядной структуре.

Вход кода алгоритма 23 предназначен

20 для приема номера кода алгоритма, например, из внешней микроЭВМ, Выход кода состояния 24 предназначен для выдачи кода текущего состояния автомата, например, для управления внешним

25 мультиплексором входных дискретных сигналов или/и для контроля за работой устройства.

Вход разрешения 25 предназначен для приема сигнала разрешения выборки из

30 оперативной памяти 25, например, при программирования их внешней микроЭВМ в многоразрядной (секционной) структуре.

Вход разрешения второго мультиплексора 26 предназначен для приема сигнала

35 подключения второго мультиплексора 11, он активируется, если необходимо считывать константы из блока 1 с учетом кода . текущего состояния, иначе (если вход неактивирован) на выходах мультиплексора 11

40 постоянно установлены логические нули.

Программируемое логическое устройство работает следующим образом: а) Режим настройки.

В этом режиме производится запись

45 констант в оперативную память 1, например, из внешней микроЭВМ. При этом обеспечивается установка на входе настройки 15 и на входе разрешения 25 логической единицы, что приводит к подключению к выхо50 дам мультиплексора 10 входов старших адресов записи 17, а к выходам мультиплексора 11 — входов младших адресов записи

18 (вход разрешения 26 активирован). Конкатенация сигналов на входах 17, 18 пред55 ставляет собой адрес ячейки памяти, информация в которую записывается по входам-выходам 14 по импульсу, поступающему на вход 16 записи. Так как вход 15 находится в состоянии логической единицы, то на выходе инвертора 12 присутствует ло1777133

16 гический ноль, поэтому выходы шинного формирователя 13 находятся в высокоимпедансном состоянии и не влияют на передачу информации по входам-выходам 14.

Адреса и данные для записи могут формироваться внешней микроЭВМ непосредственно либо, при выполнении программируемого логического устройства в виде БИС, с целью сокращения количества выходов последовательно по входам-выходам с использованием дополнительных технических средств, например регистров, счетчика, дешифратора и пр.

Информация в ячейки блока 1 записывается последовательной адресацией по входам А блока 1. Затем изменяется код на входах 17 и вновь записывается массив констант, соответствующих этому новому коду на входах 17 последовательной адресацией по входам 18. По окончании записи снимается логическая единица со входа 15 и на выходах шинного формирователя 13 подключается часть выходов регистра 7.

Вход разрешения 25 и вход разрешения второго мультиплексора 26 остаются активированными. б) Режим реализации последовательностного автомата с расширением рангов конъюнкций.

В этом режиме устройство реализует поспедоватепьностный автомат, т,е. выходные сигналы, вычисленные булевые функции зависят не только от состояния входов

19, но и от предыдущего состояния части выходных функций, а также от состояния входов расширения 21.

Пусть в некотором такте расширения рангов конъюнкций не требуется. Тогда третья группа выходов оперативной памяти

1 — 1,3.1.1-1.3.К.R должна находиться в состоянии логической единицы. Поэтому на выходах К групп по R элементов ИЛИ 8.1.1,—

8.КЯ устанавливаются логические единицы, на выходах второй группы элементов И 9.19.К устанавливаются логические единицы, которые поступают на последние входы первой группы К элементов И 4.1-4.К. Следовательно, входы расширения 21 замаскированы и не влияют на вычисление в устройстве, Первая группа выходов блока 1 — 1.1.1,1-1.К.n+s.2 настраивает группы элементов 2.1.1-2.К,n+s, 3.1.1-3.К.n+s зналогично тому, как эти элементы настраивались в прототипе. Если I-я переменная со входов

19 и части выходов регистра 7 входит в )-ю конъюнкцию без инверсии, то на вход управления элемента 2.Ц подается логическая единица; если переменная инверсия, то на вход управления элемента 3.Ц подается логическая единица, иначе входы управления элементов как 2.Ц, так и 3;l.j обнупяются, выходы обоих этих элементов находятся 8 высокоимпедансном состоянии, они объединены и воспринимаются 1-м входом эле5 мента 4.J как в ТТЛ-логике — логической единицей. Если требуемая константой J-я . коньюнкция покрывает входной сигнал на входах 19 и части выходов регистра 7, то все выходы элемента 4.) возбуждены, что приво10 дит к возбуждению его выхода. Тогда в соответствие с кодом на второй группе выходов 1.2 блока 1 этот сигнал активирует выходы тех J-х элементов И групп 5.1-5.L, на вторые выходы которых поступает логиче15 ская единица с выходов 1.2. т.е. j-я конъюнкция входит в заданные константой 1.2 функции.

Аналогично вычисляют все К конъюнк- ций, и на выходах группы элементов ИЛИ

20 6.1-6.L устанавливаются логические единицы в позициях функций, в состав которых входит хотя бы одна равная единице коньюнкция. Синхросигнал, поступающий на вход 22 с частотой, достаточной для надежного завершения вычислений, записывает в регистр 7 новое состояние логических функций, из которых одна часть предназначена для определения очередного внутреннего состояния устройства. Эта часть (разряд30. ность s на фиг.1) поступает через мультиплексор 11 на младшие разряды адресных входов (AO) блока 1, что, в свою очередь, приводит к считыванию из блока 1 (который. в отсутствие сигнала на выходе 16 находит35 ся в режиме считывания данных). В том случае, если вход разрешения второго мультиплексора 26 не активирован и выходы мультиплексора 11 обнулены, то все необходимые константы считываются из

40 блока 1 однократно, в этом случае блок 1 может вырождаться в регистр, аналогичный регистру в прототипе. если алгоритм один (разрядность входов кода алгоритма 23 О), Другая часть разрядов регистра.7 (разряд45 ностью m на фиг.1) через шинный формирователь 13, подключенный возбужденным выходом инвертора 12, передается на входы-выходы 14 устройства. Часть сигналов, формируемых группой элементов И 4.1-4.R, 50 поступает нэ выходы расширения 20 для использования их в других аналогичных устройствах.

Таким образом, устройство реализует последовательностные автоматы, т.е. буле55 вы функции. зависящие не только от состояния входов 19, но и от текущего состояния автомата (код его устанавливается на части

3 выходов регистра 7), что расширяет область применения программируемого логического устройства.

1777133

35

00

50

Пусть в некотором такте необходимо расширение рангов конъюнкций, т,е. разрядности входов элементов г