Кодек на основе кода рида - маллера первого порядка

Кодек на основе кода рида - маллера первого порядка

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике. Его использование в системах передачи и обработки информации позволяет повысить достоверность передачи информации . В кодеке используется представление информации кодом, построенным на основе кода Рида-Маллера первого порядка (сверточного кода с частичной единичной памятью), который декодируется с использованием смежных классов, после чего определяется наибольшая из максимальных метрик. 10 ил.

COIO3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s Н 03 M 13/00, 13/12

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4891008/24 (22) 19.10.90 (46) 23.11.92. Бюл. 43 (71) Научно-исследовательский институт автоматических систем (72) В.В.Зяблов, С,Л.Портной, Н.Д.Виноградов, А.Е.Тузков, А.Б.Царев, Ю.П.Пятошин и

В.А.Тузиков (56) Дж.Кларк, Дж. Кейн. Кодирование с исправлением ошибок в системах цифровой связи. M.: Радио и связь, 1987. стр. 213, 237.

3ЕЕЕ Transactions on Information

Theory. 1988, ч. IT-34, N. 5, р. 1146, 1182прототип.

Изобретение относится к вычислительной технике и может. быть использовано в системах передачи и обработки дискретной информации, Известно устройство кодека сверточного кода с алгоритмом декодирования Витерби, содержащее на передающей стороне регистр, два сумматора по модулю два и переключающее устройство. на приемной стороне — синхронизатор, устройство вы- числения метрики, устройство обновления, сравнения и хранения метрик путей, устройство обновления и хранения информационных последовательностей, выходное решающее устройство, устройство управления и тактирования (1).

Недостатком укаэанного устройства является низкая его помехоустойчивость при допустимой аппаратурной сложности.

Известно также устройство кодека кода

Рида-Маллера первого порядка, содержащее на передающей стороне блок задержки, первый — k-й информационные и.... Ж „„1777243 А1 (54) КОДЕК НА ОСНОВЕ КОДА РИДА-МАЛЛЕРА ПЕРВОГО ПОРЯДКА (57) Изобретение относится к вычислительной технике. его использование в системах передачи и обработки информации позволяет повысить достоверность передачи информации. В кодека испол ьзуется представление информации кодом, построенным на основе кода Рида-Маллера первого порядка (сверточного кода с частичной единичной памятью), который декодируется с использованием смежных классов, после чего определяется наибольшая из максимальных метрик. 10 ил. тактовые входы которого являются одноименными входами передающей стороны (Icразрядность входного информационного слова) и первый и второй блоки суммирования по модулю два, на приемной стороне— первый декодер кода Рида-Маллера первого порядка (РМ1), первый блок амплитудных детекторов и первый вычислитель максимума (2).

Недостатком этого устройства является низкая помехоустойчивость передачи информации.

Цель изобретения повышение помехоустойчивости передачи информации.

На фиг. 1 и 2 изображены передающая и приемная части кодека; на фиг. 3 — первый — n-й декодеры кода РМ1; на фиг. 4 — первый — n-й вычислители максимума; на фиг. 5— первый — и-й буферные регистры и первый — и-й коммутаторы; на фиг. 6 — блок оперативной памяти; на фиг. 7 — вычислитель информационного пути; на фиг, S синхронизатор; на 4>иг. 9 — временные д.>аг1777243

Блок задержки 4 служит для задержки

k-разрядного информационного слова на 1 такт и выполнен на k-разрядном параллельном регистре.

Блок суммирования по мо лю ва 6

О« ду д где Q„Q» — koxp- невырожденные матри- 45 слУжит длЯ потактового сложениЯ РезУльтацы; тов перемножения информационного слова

G,i и Qii — Ьхд- матрицы, с матрицей Go и заДержанного информаципричем k= ko+kl и Gii = о онного слова с матрицей Gi и выполнен íà и двухвходовых сумматорах по модулю два, где n — длина кодового слова; 50 Первая перестановочная матрица 10 и

k — количество информационных симво- первый — n-й инверторы знака 12.1 — 12.п полов. зволяют использова ь для получения метрик декодеры кода РМ1 на основе быстрого

Данный код строится на базе кода Ри-. преобразования Уолша-Адамара, да-Маллерапервогопорядка,которыйобоз- 55 Перестановочная матрица 10 выполненачается РМ(1, m), длина кода равна n = 2п, на по правилу приведения Go к G()m и предтогда параметры кода (и«, k1ko) = 2, m+ 1/тп) ставляет собой кроссировочное устройство

Goi = G(0,m) — единичная строка длины с и входами и п выходами. Первый — и-й

ГП.

2 инверторы знака 12.1-12.п представляют собой и-входовые инверторы соответствуюраммы, поясняющие работу устройства; на фиг. 10 — результаты математического моделирбвания.

Кодек содержит иа передающей стороне: первый и второй преобразователи кода 5

2, 3. блок задержки 4, блоки суммирования по модулю два 5.1; 5,2, 6.

На приемной стороне: первую и вторую перестановочные матрицы 10, 11, первый— и-й инверторы знака 12.1-12.п, первый — n-й 10 декодеры кода РМ1 13.1-13.п, первый — n-й блоки амплитудных детекторов 14.1-14.п, пер - вый — n-й блоки суммирования 15.1-15.п, первый — (п + 1)-й вычислители максимума

16.1-16.п, 22, первый — и-й элементы задер- 15 жки 17.1-17 п, блок оперативной памяти 18, вычислитель информационного сигнала 19, первый — n-й буферные регистры 20.1-20.п, первый — и-й коммутаторы 21.1-21.п, вычислитель информационного пути 23 и синхро- 20 ниэатор 24.

На фиг. 1 обозначены информационный

1 и синхронизационный 7 входы и информационный выход 8, На фиг. 2 обозначены информационный 10 и синхронизационный 25

27 входы и информационный выход 28 приемника.

Кодек предназначен для обработки информации, закодированной кодом на основе кода РМ1 (Сверточным кодом с частичной 30 единичной памятью (ЧЕП)). Этот код может быть представлен

Yi =XiGo t Х«аь где Y — кодовое слово;

Xi — информационное слово; 35

i — момент времени:

Go и 6« — производящие матрицы.

Матрицы Go u Gi могут быть представлены в виде

G = um — матрица размера m х 2п, «Ф) образованная базисными векторами кода

РМ1, которые порождают линейную матрицу Адамара порядка 2m; т.е. все возможные векторы дли 2m, взятые в некотором порядке

G>o=G m, () где G()m — некоторая матрица, которая пол() учена иэ G(m перестановкой стобцов.

Описанный класс кода на основе кода

РМ1 является сверточным кодом с частичной единичной памятью (ЧЕП), декодирование которого производится по максимуму правдоподобия.

Кодовое расстояние для этих кодов:

1) РМ(1, m) б =2, 2) для кода(2, m+ 1/m)

« 2m; (у) «хщ о р ((Я2пй

2m-2Q где аггее е«щ-б(Ц. б() минимальное расстояние для данного кода глубины 3« гдето(хf- наименьшее целое, большее х.

Каждый из преобразователей кода 2, 3 представляет собой постоянное программируемое запоминающее устройство (ППЗУ) и содержит k строк длины и, в память который заложены матрицы Go u Gi соответственно.

Блоки суммирования по модулю два 5.1, 5.2 содержат по и k-входовых сумматоров по модулю два. Преобразователь кода 2 и блок суммирования по модулю два 5.1, а также преобразователь кода 3 и блок суммирования по модулю два 5.2 попарно составляют кодер РМ1. В каждом кодере производится перемножение k-значного информационного слова с матрицей (GoiG<), которая хранится в ППЗУ.

1777243 щие лидерам смежных классов, полученным из GI и приведенным по правилу приведения перестановочной матрицы 10, так как данный код представляет смежные классы кода РМ1.

Первый — n-й декодеры 13.1-.13.п кода

РМ1-декодеры смежных классов кода РМ1 см. фиг. 3. Каждый декодер смежного класса

13.1-13.п представляет собой и-входовой декодер кода РМ1 содержит 2 m оператои ров 27.1-27(m) сложения и вычитания и служит для вычисления метрик в каждом смежном классе. Каждый оператор 27.127(— m ) содержит сумматоры 28.1, 28.2 и и

2 инвертор 29.

Вторая перестановочная матрица 11 представляет собой кроссировочное устройство с и группами входов (по числу декодеров РМ1) с и входами в каждой группе и с и группами выходов (по числу сумматоров) при и выходов в каждой группе.

Кроссировкэ осуществляется по правилу, Щ =2у, где W — обозначение входа кроссировки;

2 — обозначение выхода кроссировки, первый индекс обозначает номер группы выводов, а второй номер выводы в группе.

Первый — и-й блоки амплитудных детекторов 14.1-14.п содержат по и амплитудных детекторов в каждом блоке и служат для выделения значения модуля амплитуды сигнала и х и метрик. Первый — п-й блоки суммирования 15.1 — 15.п содержат по и аналоговых двухвходовых сумматоров в каждом блоке и служат для суммирования модуля амплитудных значений текущих метрик и максимального значения метрики в каждой группе.

Первый — n-й вычислители максимума служат для определения максимальной метрики в каждой группе из и метрик..Схема вычислителя максимума приведена на фиг.

Каждый вычислитель максимума 16.116.п содержит (и-1) звено сравнения 30.130.(ri-1) и постоянное программируемое запоминающее устройство (ППЗУ) 31.

Каждое звено сравнения содержит по одному компаратору 33 и одному коммутатору 32 "два на один".

Одноименные (первые и вторые) информационные входы компаратора ЗЗ и коммутатора 32 соединены и одновременно являются первым и вторым входами звена

30. Выход коммутатора 32 является информационным (первым) выходом звена 30, а выход компаратора 33 подключен к управ55

Блок оперативной памяти 18 служит для хранения текущей информации о номере максимальной метрики (m бит) и наиболее вероятном значении переданного слова (k бит) для каждого узла на каждом такте в течение t тактов. ляющему входу коммутатора 32 и одновременно является управляющим (вторым) выходом звена 30.

Вычислители максимума 16,1-16.п содержат по m ступеней вычисления каждый.

Число звеньев 30 в ступени определяется

Р = и

2 где S — номер ступени. и информационных входов первой ступени вычисления являются и информационными входами вычислителя максимума 16.

Информационные выходы пары звеньев каждбй ступени подключены к двум инфор15 мационным входам соответствующего звена последующей ступени.

Информационный выход m-й ступени вычисления является информационным выходом вычислителя максимума 16.

20 Управляющие выходы всех.(п-1) звеньев 30 сравнения подсоединены к (n-1) адресному входу ППЗУ 31, являющегося дешифратором пути вычисления максимальной метрики, m выходов которого являются вторыми.

25 m выходами данного вычислителя максимума 16. Это ППЗУ имеет Il-1строк, где записаны m-значные адреса максимальных метрик в соответствии с путем вычисления максимума, отображением которого явля30- ются сигналы на управляющих выходах звеньев сравнения, соединенные с адресным входом ППЗУ 31.

Первый — и-й элементы задержки 17.117.п предназначены для хранения в течение одного такта значения максимальной метрики для каждого из и узлов для суммирования его со значением текущей метрики.

Каждый иэ п элементов задержки представляет собой двухступенный элемент времен40 ной памяти, хранящий значение максимальной метрики. На информационный вход первой ступени каждого элемента временной памяти поступает сигнал,определяющий значение максимальной метрики

45 для данного узла. Это значение запоминается в памяти элемента до середины такта, когда тактовым импульсом информация продвигается во вторую ступень, с выхода которой сигнал подается для суммирования

50 с текущим значением максимальной метрики на вторые входы блоков суммирования

15.1-15.и.

1777243

Блок оперативной памяти содержит и ячеек памяти. Схема блока оперативной памяти приведена на фиг. б. Каждая ячейка памяти 36.1-36.п содержит (m + М)-элементных регистров сдвига 37.1-37,(m + k), m-адресных и k-информационных.

В адресных регистрах 37.1 — 37лп содержится информация о значении номера максимальной метрики, А в информационных регистрах 37.(m + 1)-37.(m + k) содержится информация об наиболее вероятном значении переданного слова. Эта информация вписывается в первые ячейки 38 соответствующих регистров и продвигается слева направо тактовыми импульсами. Выходы первых (t-1) элементов адресных регистров каждой ячейки памяти составляют первый (m n.(t-1)) проводный выход блока оперативной памяти. Выходы вторых элементов информационных регистров каждой ячейки памяти составляют третий (1 п) проводный выход блока оперативной памяти. Выходы t элементов информационных регистров каждой ячейки памяти составляют второй k-n проводный выход блока оперативной памяти.

Вычислитель информационного сигнала 19 предназначен для вычисления текущего информационного сигнала для каждого иэ и узлов и состоит из п ППЗУ, содержащих (m+k+1)

2 строк по k элементов в каждой. В каждом ППЗУ хранятся k-значные значения текущих информационных сигналов Xl в соответствии с значениями N m-значным номером максимальной метрики, Х11-k-значным информационным сигналом для предыдущего момента времени и однозначным обозначением алгебраического знака максимальной метрики.

Значение Х. вычисляется иэ соотношения

XL = (Y + Х1 Gt)Go где Yt — кодовое слово определяется из N u знака метрики для каждого ППЗУ. На выходе каждого ППЗУ выдается k-значная величина Хь Первый — n-й буферные регистры

20.1-20п (см, фиг. 5) служат для выделения и хранения в течение такта информации об алгебраическом знаке каждой метрики.

Каждый из буферных регистров 20.1-20 и содержит по п-значному параллельному регистру памяти 35 и на входе каждого регистра по и детекторов знака 34.1 — 34 п, выполненных на компараторах с одним за-. нуленным входом.

Первый — и-й коммутаторы 21.1-21.п служат для выбора информации об алгебраическом знаке соответствующей максимальной метрике для каждого из и узлов и представляют собой п коммутаторов "n на один", на адресный m-значный вход каждо. го из которых поступает m-значный сигнал о номере максимальной метрики для данного узла.

5 (n + 1)-й вычислитель максимума 22 служит для вычисления. максимального значения из и текущих максимальных метрик для момента времени I > t, где t — число тактов, характеризующее глубину обработки кодо10 вого сигнала, определяющее объем памяти блока оперативной памяти 18.

На информационные входы (n + 1)-го вычислителя максимума подаются выходные сигналы с первого — и-го вычислителей

15 максимума 16.1-16.п, а на управляющий вход сигнал с синхронизатора 24 (выход У1).

Вычислитель информационного пути 23 предназначен для определения информационного сигнала методом максимального

20 правдоподобия по совокупности с принятых слов. Вычислитель информационного пути

23 производит пошаговый опрос блока оперативной памяти 18 от первой до t-й ступени, причем решение об опросе данной

25 ячейки 1-й ступени (1 -!д) принимается на основе информации, содержащейся в ячейке (1-1)-й ступени. Схема вычислителя информационного пути 23 приведена на фиг. 7.

Вычислитель информационного пути 23

30 представляет собой t-ступенный коммутатор. Поочередное включение ступеней 39,139.t производится в соответствии с тактовыми импульсами, подаваемыми на тактовый вход с синхронизатора 24 (выход

35 Ч1).

Каждая ступень вычислителя 39.1-39я содержит дешифратор 41 m-разрядного сигнала, и коммутаторов (m х m) с параллельным управлением и п двухвходовых схем

40 "И" 42.1-42.п, через которые осуществляется тактируемое управление коммутаторов с и-проводного выхода дешифратора. m-проводные выходы и коммутаторов каждой ступени запараллелены и подаются на

45 адресный вход следующей ступени, На информационные входы коммутаторов (1-1)-х ступеней подаются п проводных шин с адресных выходов. соответствующих ячеек (этой ступени) блока оперативной памяти, а

50 на информационные входы коммутаторов тй ступени подаются n k-проводных шин с информационных выходов соответствующих ячеек t-й ступени блока оперативной памяти.

55 К-проводные выходы и коммутаторов каждой ступени запараллелены и через Кразрядный параллельный буферный регистр 40 подаются íà k-проводный выход декодера 26. Синхронизатор 24 предназначен для формирования управляющих и так1777243

10 поступает k-эначное информационное сло- 30

50

55 товых импульсов для управления и согласования во времени, На фиг. Я приведена схема синхронизатора, на фиг. 9 временная диаграмма.

Синхронизатор содержит делители частоты на t 44.1-44.3, делитель частоты на 4

45.1-45.2, дешифратор 46 4-х-разрядного сигнала, дешифраторы 47.1-47.2 t-разрядного сигнала, триггер 49, схемы И 50,1—

50.2, схему ИЛИ 48. Синхронизатор имеет выходы: первый и второй выходы — сигналы тактовой частоты с нулевым (f) и полутактовым сдвигом (т ) (фиг. 9а. б) с первого и второго выходов делителя 45.1; третий и четвертый выходы — сигналы первой и второй четвертей такта соответственно (фиг.

9в, г) с первого и второго выходов дешифратора 46; пятый выход-сигнал второй половины такта (фиг. 9д) с выхода схемы ИЛИ

48. Шестой выход-сигнал третьей четверти такта с задержкой íà t тактов с начала работы(фиг. 9е) на выходе схемы И 50. Седьмой выход — распределенные по времени сигналы; во время действия сигнала на шестом выходе, (фиг. 9ж) на t-проводном выходе дешифратора 47.2.

Кодек работает следующим образом.

I На передающей стороне на вход кодера 1 во Хь На вход преобразователей кода 2 и 3 поступают текущее Xi и задержанное Хи на блоке задержки 4 кодовые слова. Информация,записанная в и-значных строках ППЗУ, соответствующих ненулевым разрядам информационного слова, подается на блоки суммирования по модулю два 5.1, 5.2, где производится поразрядное сложение. На блоке суммирования 6 по модулю два происходит поразрядное сложение результатов перемножения информационного слова Xi на матрицу Go и задержанного слова Х;.1на матрицу 6ь На выходе блока суммирования

6 по модулю два образуется п-разрядное кодовое слово Yi и подается на выход кодера 7.

На приемной стороне входной информационный и-разрядный сигнал Yi поступает на вход декодера 9, являющегося входом первой перестановочной матрицы 10. Информационный сигнал пропускается через первую перестановочную матрицу, затем через подключенные параллельно первыйи-й инверторы знака 12.1 — 12.п и затем через .первый — и-й декодеры кода РМ1 13.1-13.п.

Таким образом,на выходе каждого декодера

13.1-13.п соответственно каждому смежному классу получаем текущие метрики

25 в = ч.ру;, ! =1 где R — метрика;

YI — значение I-ro символа ожидаемого слова; (Yp)i — значение i-го символа слова, принятого из канала связи.

Сигналы текущих метрик через перестановочную матрицу 11 подаются одновременно на первый — n-й блок амплитудных детекторов 14.1 — 14.п и первый — и-й буферные регистры 20.1 — 20,п. Первый — и-й амплитудные детекторы 14.1-14.п выделяют для подачи на первые входы первого — и-го блоков суммирования 15.1 — 15,п абсолютное значение сигналов метрик, а в первом — п-м буферных регистрах 20,1-20.п иэ сигналов текущих метрик выделяется и запоминается информация об алгебраическом знаке теку- щих метрик.

Сигналы абсолютных значений текущих метрик суммируются в соответствующих первых — n-ых блоках суммирования 15.115,п с задержанными на один такт сигналами значения максимальных метрик в каждой группе. Для каждой группы метрик . производится выбор максимальной метрики в первом — n-ом вычислителях максимума

16.1-16.п. Сигналы значения максимальных метрик через соответствующие первые- и-е элементы задержки 17.1 — 17.п подаются на вторые входы первого — n-го блоков суммирования 15.1-15.п. Сигналы значения номера максимальных метрик с адресных выходов первого- и-го вычислителей максимума 16.1-16.п производят управление первым — n-м коммутаторами 21.1-21.п, через которые пропускаются сигналы знака только максимальных метрик. Кроме того,сигналы номеров максимальных метрик вписываются в элементы первой ступени блока оперативной памяти 18 (no первым информационным входам) и подаются на первые информационные входы ППЗУ вычислителя информационного сигнала 19, С третьего выхода блока оперативной памяти

18 на вторые информационные входы вычислителя информационного сигнала 19 поступают команды о значении информационного сигнала на предыдущем такте.

А также на третьи информационнйе входы вычислителя информационного сигнала 19 поступают команды (со всех выходов коммутаторов 21.1-21,n) о знаке максимальных метрик.

В соответствии с полученными командами во время второй четверти такта, определяемое сигналом с. синхронизатора 24, в

1777243

ППЗУ вычислителя информационного сигнала 19 производится вычисление текущего значения информационного сигнала. Команды об этих текущих значениях вписываются в первую ступень информационных регистров каждой ячейки блока оперативной памяти 18(по вторым информационным входам), По сигналу о t-ом такте с выхода V! синхронизатора 24 вычислитель информационного пути 23 получает информацию (на первый информационный вход) о номере

"максимально максимальной" метрики с (n

+ 1)-ro вычислителя максимума 22, и,проводя поэлементный опрос (t-1) элементов адресных регистров 37.1-37 m u t ro элемента информационных регистров 37.(m+ 1) — 37.(m

+ R) блока оперативной памяти 18 (при этом информация передается соответственно с первого выхода блока оперативной памяти

18 на второй — t-й информационные входы вычислителя информационного пути 23 и со второго выхода блока оперативной памяти

18 на (t+ 1)-й информационный вход вычислителя информационного пути 23),определяет k-разрядное значение переданного информационного сигнала Xi,подаваемого на выход 27 декодера.

Было проведено математическое моде.лирование кодека на основе кода РМ1 (ЧЕП) (8, 4/3) и кодека РМ (1 3) при объеме переданной информации 10 кодовых слов и симметричном Гауссовском канале. Результаты моделирования работы кодека для кода на основе РМ1 (ЧЕП) в сравнении с кодеком для стандарта "NASA" кодека PM (1, 3) приведены на фиг. 10 где Р— вероятность искажения,р — отношение сигнал/шум в дБ.

Кривая 1 — результаты моделирования для кодека РМ1 (8,4/3) (ЧЕП). Кривая 2— результаты моделирования для кодека стандарта "NASA". Кривая 3 — результаты моделирования для кодека PM (1, 3).

Как видно из графика, кодек на основе кода РМ1(ЧЕП) дает выигрыш по сравнению с кодеком PM (1, 3) на 3 дБ. А по сравнению с кодеком стандарта "NASA" значительно проигрывает в области малых шумов и дает выигрыш в области больших шумов. Причем кодек на основе кода РМ1(ЧЕП) как показывает расчет аппаратурной сложйости проще кодека стандарта "NASA".

Сравнительная сложность определяется отношением числа вещественных вычис-. лений. Для кодека на основе PMI (8, 4/3) (ЧЕП) для каждого узла определяется количество вещественных вычислений.

Урмии = Ws«> + Wq + вмакс ° где Weм„- количество вещественных вычислений при вычислении метрик — 1

P — относительная сложность, p NAsA 96

Урмии 40

Формула изобретения

Кодек на основе кода Рида-Маллера первого порядка, содержащий на передающей стороне блок задержки, первый k-й информационный и тактовый входы которого

"0 являются одноименными входами передающей стороны (k-разрядность входного информационного символа), первый и второй блоки суммирования по модулю два, на приемной стороне — первый декодер кода РидаМаллера, первый блок амплитудных детекторов и первый вычислитель максимума, отличающийся тем, что, с целью повышения достоверности передачи информации, на передающей стороне введены третий блок суммирования по модулю два и первый и второй преобразователи кода, входы первого преобразователя кода подключены к соответствующим информационным входам передающей стороны, выходы

55 блока задержки соединены с входами второго преобразователя кода. выходы первого и второго преобразователей кода подключены к соответствующим входам одноименных блоков суммирования по модулю два.

9б

\Иамет

W .м. — количество вещественных вы числений при суммировании метрик с.м. = и;

1л/вмв„с — количество вещественных вычислений при выборе максимума

1 вмвкс= " таким образом,для кода на основе РМ1 (8, 4/3) (Ч ЕП)

У рм1 = 8 3 + 8 + 8 = 40.

Для кодека стандарта А А для каждого узла определяется количество вещественных вычислений (W см:1 + вмакс )

)hilASA Э где P — число узлов

Р=2

k — длина кодового ограничения

20 k =7;

W . . — количество вещественных вычислений при суммировании метрик; с.м. =

Щмвкс — количество вещественных вы2Б числений при выборе максимума;

1 4макс= 1 - число символов на узел;

I= 2.

Таким образом, 30 7 — 1

1777243

14 выходы которых соединены с первыми и вторыми входами третьего блока суммирования по модулю два, выходы которого являются выходами передающей стороны, на приемной стороне введены первая и вторая перестановочные матрицы, второй — n-й декодеры кода Рида-Маллера (n-разрядность кода Рида-Маллера), первый — n-й инверторы знака, второй — и-й блоки амплитудных детекторов, первый — n-й блоки суммирова-. ния, второй — n+ 1)-й вычислители максимума, первый — n-й буферные регистры, первый — и-й коммутаторы, первый — и-й элементы задержки. блок оперативной памяти, вычислитель информационного сигнала, вычислитель информационного пути и синхронизатор. вход которого является входом синхронизации приемной стороны, первый — и-й входы первой перестановочной матрицы являются соответствующими информационными входами приемной стороны, выходы первой перестачовочной матрицы соединены с соответствующими входами I-ro инвертора знака (I = Кф,.выходы которого соединены с соответствующими информационными входами одноименного декодера кода Рида-Маллера, выходы которого подключены к соответствующим разрядам i-x входов второй перестановочной матрицы. I-c выходы которой соединены с входами I-го амплитудного детектора и информационными входами 1-го буферного регистра, выходы первого — и-ro амплитудных детекторов подключены к первым входам одноименных блоков суммирования, выходы которых соединены с информационными входами одноименных первого — n-го вычислителей максимума, первые выходы которых соединены с соответствующими входами (n + 1)-го вычислителя максимума и информационными входами одноименных элементов задержки, выходы которых соединены с вторыми входами одноименных блоков суммирования, выход (п

+ 1)-го вычислителя максимума подключен к первому информационному входу. вычи".ли15

25

40

45 роны.

10 теля информационного пути, вторые выходы первого — и-го вычислителей максимума соединены с управляющими входами первого — и-ro коммутаторов, первыми информационными входами вычислителя информационного сигнала и первыми информационными входами блока оперативной памяти, первые и вторые выходы которого подключены соответственно к вторым — t-м информационным входам и к (t+

1)-и информационным входам вычислителя информационного пути (с — глубина обработки кодового слова), третьи выходы блока оперативной памяти соединены с вторыми информационными входами вычислителя информационного сигнала, выходы которого подключены к вторым информационным входам блока оперативной памяти, выходы первого — n-ro буферных регистров соединены с соответствующими информационными входами всех коммутаторов, выходы которых подключены к третьим информационным входам вычислителя информационного сигнала, первый выход синхронизатора соединен с тактовыми входами блока оперативной памяти и всех буферных регистров, второй выход синхронизатора подключен к тактовым входам всех блоков задержки; третий выход синхронизатора соединен с тактовыми входами всех декодеров кода Рида-Маллера, всех блоков суммирования и первого — n-ro вычислителей максимума, четвертый выход синхронизатора подключен к тактовому входу вычислителя информационного слова, пятый выход синхронизатора соединен с входом синхронизации вычислителя информационного пу. ти, шестой выход синхронизатора . подключен к тактовому входу (и + 1)-ro вычислителя максимума, седьмые выходы синхронизатора соединены с соответствующими тактовыми входами вычислителя информационного пути, выходы которого являются вйходами приемной сто1777243

1777243 пл1)+Я) (ю4)13) 1777243

177724Э

due. 7

ИУЖ У 2В

1777243

Составитель H.Âèìîãðýäîâ

Техред М.Моргентэл Корректор M.ÏeTÐîì

Редактор, Заказ 4128 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушскэя нэб.. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина. 101