Устройство для приема составных многопозиционных сигналов

Устройство для приема составных многопозиционных сигналов

Иллюстрации

Показать все

Реферат

 

Использование: в радиосвязи. Сущность изобретения: устройство содержит 1 двоичный квантователь (1), 1 генератор тактовых импульсов (2), 1 информационный регистр (3), 2 счетчика (4 и 16), 1 коммутатор опорных кодов (5), N элементов равнозначности (6), 1 сумматор (7), 2 инвертора (8 и 11). 1 блок памяти (9), 1 компаратор (10), 1 буферный регистр (12), 1 коммутатор (13), 1 регистр сдвига (14), п регистров сдвига (15). п счетчиков (17), 1 дешифратор (18). п дешифраторов (19). п делителей (20), 1 делитель

СОК>3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з Н 04 27/28

ГОСУДАРСТВЕЕНЫй КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ .

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21)4844367/09 (22) 22,05.90 (46) 23.11.92. Бюл. N. 43 (72) В.В.Барлабанов, С.А;Колобов, А.Ю.Савинов, В.И.Носков и Г.Е.Черненко (56) Авторское свидетельство СССР

М 853819, кл. Н 04 (27/28, 1979. (54) УСТРОЙСТВО ДЛЯ ПРИЕМА СОСТАВНЫХ МНОГОПОЗИЦИОННЪ|Х СИГНАЛОВ (57) Использование: в радиосвязи. Сущность изобретения: устройство содержит 1 Ы 1777248 А1 двоичный квантователь (1), 1 генератор тактовых импульсов (2), 1 информационный регистр (3), 2 счетчика (4 и 16), 1 коммутатор опорных кодов (5), N элементов равнозначности (6), 1 сумматор (7), 2 ин вертора (8 и 11), 1 блок памяти (9), 1 компаратор (10), 1 буферный регистр (12), 1 коммутатор (13), 1 регистр сдвига (14), и регистров сдвига (15), и счетчиков (17), 1 дешифратор (18), и дешифраторов (19), и делителей (20), 1 делитель (21), и регистров сдвига (22) и 1 регистр сдвига (23). 5 ил.

1777248

10

15 пульсов (2), 20

50

Изобретение относится к радиосвязи и может быть использовано в широкополосных системах передачи с использованием составных сигналов, Известен цифровой фильтр с двоичным квантованием принимаемых элементов сложного сигнала, содержащий вычитатель, N цепочек, включающих; сумматор. амплитудный квантователь и одноразрядный регистр, а также весовой сумматор, N усилителей и генератор импульсов (1). Известен также цифровой согласованный фильтр, содержащий регистр сдвига входного сигнала, дешиФоатоо, M сумматоров по модулю 2, где М - база принимаемого

Сигнала, регистр памяти, выходной сумматор, М элементов равнозначности, генератор линейного кода, регистр сдвига опорного кода и генератор тактовых имНаиболее близким по технической сущности является устройство для приема многопозиционных сложных сигналов (3), содержащее пороговый блок, вход которого является входом устройства, и-разрядный регистр сдвига (где n — база обрабатываемого сложного сигнала), к входу которого подключен выход порогового блока, N элементов равнозначности, к первым входам которых подключены выходы соответствующих разрядов регистра сдвига, сумматор, к входам которого подключены выходы элементов равнозначности, первый инвертор, входы которого соединены с выходами младших разрядов сумматора, а управляющий его вход — с выходом старшего разряда, блок памяти. к входам которого подключены выходы первого инвертора, компаратор, на первые входы которого подключены выходы первого инвертора, а на вторые — выходы блока памяти, выход его соединен с управляющим входом блока памяти, коммутатор опорных кодов, выходы которого подключены к вторым входам элементов сравнения, счетчик, выходы которого подключены к входам коммутатора опорных кодов, второй инвертор, входы которого соединены с выходами разрядов счетчика, а управляющий вход — с выходом старшего разряда сумматора, буферный регистр, входы которого подключены к выходам второго инвертора, информационный регистр, входы которого подключены к выходам буферного регистра, а выход — является выходом устройства, генератор

TBKToBbIx импульсов, выходы которого подключены к входам счетчика, информационного регистра, делитель, вход которого соединен с выходом младшего разряда счетчика; а выход — с входом информационного регистра и блока памяти.

Современные требования к помехоустойчивости линий и систем связи определяет величина баз сложных сигналов, . используемых в них, В настоящее время требования таковы, что для их реализации требуются сигналы с базами порядка десятков тысяч. Однако, прототип, как и указанные выше аналоги (1, 2), обладают ограниченной помехоустойчивостью вследствие малых величин без сигналов, обрабатываемых ими. Ограничения на размеры баз обрабатываемых последовательностей обусловлены сложностью технической реализации. Так для обработки последовательности с базой Б=961 необходим регистр сдвига с 961 разрядами, 961 элементом сравнения и т.п. Очевидно, что реализация описанных выше устройств для обработки сигналов с базами, имеющими порядок нескольких десятков тысяч, невозможна. Особенно существенным из перечисленных недостатков, даже с точки зрения перспективных технологий (большие матричные кристаллы, программируемые логически интегральные схемы), является низкая надежность вследствие большого числа включенных последовательно ячеек памяти регистров сдвига.

Цель изобретения — повышение помехоустойчивости за счет увеличения базы обрабатываемого сдвига.

Устройство для приема многопозиционс ных сложных сигналов, содержащее пороговый блок (двоичный квантователь), генератор тактовых импульсов, информационный регистр, первый счетчик, выходы которого соединены с соответствующими сигнальными входами второго инвертора и с соответствующими входами коммутатора опорных кодов, выходы которого подключены к первым входам соответствующих элементов равнозначности, выходы которых подключены ко входам сумматора, выходы старшего и младшего разрядов которого соединены с соответствующими входами первого инвертора, выходы которого соединены с первыми входами компаратора и с первыми входами блока памяти, выходы которого соединены со старыми входами компаратора, выход которого соединен со вторым входом блока памяти и с первым входом буферного регистра, вторые входы которого подключены к выходам второго инвертора. управляющий вход которого подключен к выходу старшего разряда сумматора, введены коммутатор, первый и вторые регистры сдвига. второй и третьи счетчики, первый и вторые дешифраторы, 1777248 первые и вторые делители, третьи и четвертый регистры сдвига, тактовые входы которых подключены к первому выходу генератора тактовых импульсов, к тактовому входу блока памяти, к тактовому входу буферного регистра, к тактовому входу первого регистра сдвига,. к тактовому входу второго счетчика, к тактовым входам первых делителей и к тактовому входу второго делителя, выход которого соединен с сигнальным входом четвертого регистра сдвига, выход которого соединен с управляющим входом информационного регистра, сигнальные входы которого подключены к соответствующим первым сигнальным выходам коммутатора, управляющие выходы которого подключены ко вторым входам соответствующих элементов равнозначности, выход двоичного квантователя соединен с сигнальным входом первого регистра сдвига, выходы которого соединены с первыми сигнальными входами коммутатора, вторые соответствующие сигнальные входы которого подключены к выходам соответствующих вторых регистров сдвига, сигнальн ые входы которых подкл ючен ы к соответствующим вторым сигнальным выходам коммутатора, управляющие входы которого подключены к выходам первого и вторых дешифраторов, входы которых подключены к выходам соответственно второго и третьих счетчиков, второй выход генератора тактовых импульсов соединен с тактовым входом коммутатора, третий сигнальный выход которого соединен со входом первого счетчика, выходы буферного регистра подключены к третьим сигнальным входам коммутатора, выходы первых делителей соединены с сигнальными входами соответствующих третьих регистров сдвига, выходы которых подключены к управляющим входам соответствующих третьих счетчиков и управляющим входам соответствующих вторых регистров сдвига.

Сущность изобретения основана на применении составных сигналов, при использовании которых сложность устройства уменьшается пропорционально отношению

N) й2 ...Np

+ „„+ " + „раз, где йп — число элементов в и-ной последовательности. Потери же в помехоустойчивости из-за худших автокорреляционных свойств компенсируются введением многопозиционного кодирования на каждой ступени.

Упоминаемый выше составной п-ступенный сигнал образуется перемножением и последовательностей, из которых одна называется несущей последовательностью, а остальные модулирующими, В общем случае базы всех последовательностей различны и обозначаются Нн, NM1, ймг..., NMÄ . База всего составного и-ступенного сигнала

5 представляет собой произведение баэ, составляющих его последовательностей: N =Йнх Йм1х Йм2х... х NM>.

Порядок формирования составного п. ступенного сигнала удобно пояснить с по10 мощью фиг. 1, где показан принцип формирования 3-трехступенного составного сигнала. Так, на фиг, 1а изображены информационные импульсы, подлежащие перемножению с модулирующими паследо"5 вательностями. Фиг. 1б отображает последовательность импульсов, являющуюся результатом перемножения информационной последовательности с первой модулирующей, имеющую базу NM .= 3. На фиг. 1в можно наблюдать результат перемножения трех последовательностей: информационной, первой и второй модулирующей. При этом база сигнала становится равной N> =

NM1 х NMg = 3 х 3 = 9. Составной 3-х ступенный сложный сигнал с базой Nc - N х

1,г. Очевидно, что для его обработки требуется три трехразрядных регистра, что по числу разрядов в 3 раза меньше чем при обработке сложного одноступенного сигнала с базой 27 (27 разрядов). Причем эта разница с .увеличением базы становится значительно больше. Так, например, при базе сложного сигнала Nc - 961 мы должны

35 организовать обработку с 961-разрядным регистром сдвига, либо в двух 31-разрядных. если сигнал будет составным 2-х ступенным, при этом количество разрядов

4О (цифровых элементов) станет меньшим более чем в 1,5 раз. При реализации в предлагаемом устройстве еще одной ступени обработки с 31-разрядным регистром получаем воэможность обработки составного

45 сигнала с базой N - 29791, что означает выполнение требований по помехоэащищенности линий и систем связи. Следует учесть, что при этом, на каждой ступени может быть применено многопозиционное кодирование. Многопозиционное кодирование в данном случае означает, что информация передается блоками, например,, по

m= 5 импульсов, где m — значение многопоэиционного кодирования. При этом воэмож55. но появление 2 - 2 - 32 различных комбинаций из 5 импульсов. Это означает, что для кодирования необходим ансамбль из 32 биортогональных кодов: 16 прямых и

16 им противоположных, т.е, 2 /2 "= 2 1 последовательностей. Например. если ком1777248 бинации 00000, 01110, 00111 передаются

Ортогональными сигналами $1, S2 $з, то комбинации им противоположные: 11111, 10001, 1000 — сигналами S1, $2, S3.

Кроме того, реализация возможности обработки на каждой из ступеней многопозиционного сигнала позволяет скомпенсировать ухудшение автокорреляционных сВОЙстВ сигнала.

Таким образом, при реализации заявляемого устройства, позволяющего обрабатывать сложный сигнал п ступенями обработки, достигается повышение помехоустойчивости за счет увеличения базы обрабатываемого сигнала, Следовательно, заявляемое устройство соответствует критерию изобретения "положительный эффект".

Для достижения цели изобретения в за5

20 являемое устройство введены ряд новых по ров сдвига, и счетчиков, п дешифраторов, и делителей, коммутатор. Таким образом заявляемое устройство соответствует крите25 рию изобретения "новизна".

Сравнение заявляемого устройства с другими техническими решениями показывает. что устройства: коммутатор опорных кодов, регистр сдвига, сумматор, счетчик, 30 инвертор, буферный и информационный регистры, элементы равнозначности, широко известны (2, 31, Но при их Введении с указанными связями с остальными элементами схемы в заявляемом устройстве вышеука35 занные блоки обеспечивают появление новых возможностей, что обеспечивает повышение помехоустойчивости эа счет . увеличения баз обрабатываемых сигналов.

Устройств, подобных по совокупности отли40 чительных признаков выявлено не было. Авторы считают, что заявляемое устройство соответствует критерию "существенные отличия".

На фиг. 1 показан порядок формирования составного сигнала: на фиг. 1а — исходные информационные импульсы, на фиг. 1б — результат перемножения информационной и первой модулирующей последовательностей, на фиг. 1в — результат

50 перемножения информационной, первой и второй модулирующей последовательностей; фиг. 1г — составной трехступенный сложный сигнал; HB фиг. 2 — функциональная электрическая схема устройства для приема составных многопозиционных сигналов: на фиг. 3 — временные диаграммы работы заявляемого устройства: на фиг. За — импульсы тактовой частоты f>, на фиг. Зб— импульсы, записываемые в первый регистр сдвига первой ступени; на фиг. Зв — моменсравнению с прототипом блоков: и регистты срабатывания первого дешифратора первой ступени обработки; на фиг, 3r — импульсы с частотой 2 f>, поступающие с второго выхода ГТИ; на фиг. Зд — результаты обработки первой ступени, записываемые во второй регистр сдвига второй ступени: на фиг, 3e — моменты срабатывания второго дешифратора второй ступени обработки, на фиг. Зж.— импульсы с частотой 2 1fx, подключенные на вход первого счетчика: на фиг. Зз — результаты обработки второй ступени, записываемые во второй регистр сдвига третьей ступени обработки; на фиг.

Зи — момент срабатывания второго дешифратора третьей ступени обработки; на фиг.

Зк — импульсы с частотой 2 fт, подаваемые на вход первого счетчика от ГТИ; на фиг. Зл — информационный импульс, записываемый в информационный регистр и считываемый к потребителю; на фиг. 4 — фрагмент коммутатора устройства для приема составных многопозиционных сигналов как пример

Возможной его технической реализации.

Устройство для приема составных многопозиционных.сигналов состоит из двоичного квантователя 1, генератора тактовых импульсов 2, информационного регистра 3, первого счетчика 4, коммутатора опорных кодов 5, N элементов равнозначности 6, . сумматора 7, первого инвертора 8, блока памяти S, компаратора 10, второго инвертора 11, буферного регистра 12, коммутатора

13, первого регистра сдвига 14, и-1 вторых регистров сдвига 15, второго счетчика 16, и-1 третьих счетчиков 17, первого дешифратора 18, и-1 вторых дешифраторов 19, и-1 первых делителей 20, второго делителя 21, и-1 третьих регистров сдвига 22 и четвертого регистра сдвига 23.

Рассмотрим принцип работы заявляемого устройства, причем в качестве примера будем использовать сигнал, приведенный на фиг, 1г (m - 1, n - 3. Nc = 27).

На вход устройства синхронно поступает составной сигнал (фиг. 1г), который в общем случае может быть многопоэиционным.

При этом он представляет собой аддитивную смесь составной последовательности и помехи. Непрерывная во времени смесь поступает на вход двоичного квантователя 1, в котором происходит определение вида принимаемой посылки. С выхода двоичного квантователя 1 последовательность нулей и единиц (фиг. Зб) записывается тактовыми импулЬсами с частотой f> (фиг. За) в первый регистр сдвига 14 первой ступени обработки, разрядная емкость которого равна базе несущей последовательности йн = 3. По заполнению первого регистра сдвига 14 первой ступени обработки на выходе второго

1777248

10 счетчик» 16 первой) сгупени, подсчитывающего количество тактовых импульсов, записывающих входную последовательность в первый регистр сдвига 14 данной ступени, формируется комбинация (1-0), вызывающая появление уровня логической единицы на выходе первого дешифратора 18 первой ступени обработки (фиг. Зв). С его выхода уровень подается на соответствующий управляющий вход коммутатора 13, обеспечивая коммутацию в течение одного периода частоты fT выходов NH (в нашем случае — 3) разрядов первого регистра сдвига 14 первой ступени к вторым входам N< элементов равнозначности 6. второго выхода генератора тактовых импульсов 2 частотой 2m fT к входу первого счетчика 4 и выходов буферного регистра 12 к сигнальным входам второго регистра сдвига 15 второй (последующей) ступени обработки. Таким образом, на выходе первого счетчика 4 эа период тактовой частоты f< произойдет смена 2 комбинаций. Напомним, что обрабатываемая последовательность может представлять собой одну из ансамбля биортогональных последовательностей, каждой иэ которых на передающей стороне поставлена в соответствие определенная комбинация m информационных символов.

Значит. первый счетчик 4 в устройстве обработки должен за один период сформировать на своем выходе 2 /z = 2 " комбинаций (фиг. Зв), каждой из которых соответствует определенная (та же, что и на передаче) последовательность коммутатора опорных кодов 5. В этом случае при определении кода (опорной последовательности), наиболее схожего с принятым, становятся известными и m информационных символов. В нашем случае коммутатор проключит на вход первого счетчика 4 импульсы с частотой

m-1

2 f = 2 fT = 1, что вызовет появление на выходе. коммутатора опорных кодов 5 за период fr последовательности 0-1-1. Эта комбинация подается на первые входы N элементов равнозначности 6, с выходов которых сигнал ("единица" — при совпадении опорной и принятой последовательности и

"нуль" — при несовпадении) поступает на входы сумматора 7, который преобразует число совпадений в параллельный двоичный код. Так, в рассматриваемом примере на выходе сумматора 7 появится комбинация 1-1 (три совпадения), Как указывалось выше, для определения блока информационных символов необходимо определить опорную последовательность, наиболее схожую с принятой. Задача определения максимума взаимнокорреляционной функции принятого и опорного кодов возложена на сумматор 7 и систему "первый инвертор — блок памяти — компаратор-. Здесь первый инвертор 8 обеспечивает возможность обработки как прямых, так и противоположных им последовательностей ("единица" на выходе старшего разряда сумматора 7 — говорит о приеме прямой последовательности, "нуль" — о приеме обратной), Для выбора максимально схожей последовательности выходы младших разрядов

10 сумматора 7 подключены к входам первого инвертора 8, в котором в случае приема по сигналу "0" с выхода старшего разряда сумшем случае, комбинация 1 — 1 — говорит о приеме прямого кода и пройдет первый инвертор без изменений (Если бы 0 — О, то.принят обратный код а на выходе первого инвертора 8 отклик на первый и второй сиг20 налы будет один 1-1). С выхода первого инвертора 8 двоичный код поступает на первые входы блока памяти 9 и компаратора

10, В начале каждого такта обработки импульсом от ГТИ ячейки блока памяти 9 обнуляется. Запись в него происходит по

25 сигналу компаратора 10, который появляется только тогда, когда поступивший код больше уже хранящегося в блоке памяти 9.

Для нашего примера комбинация 1 — 1 сразу запишется в блок памяти 15 т.к. предыдущее состояние его было нулевым. По этому же сигналу компаратора происходит запись в буферный регистр 12 комбинации, соответствующей максимальному коду, записанному в блоке памяти 9. Далее тактовым импульсом, обнуляющим блок памяти 9 в конце такта информация буферного регист40 ра считывается в m младших разрядов второго регистра сдвига 15 второй (последующей) ступени (при этом если код обратный — то соответствующая ему комбинация с выхода первого счетчика 4 инвертируется во втором инверторе 11 сигналом старшего разряда сумматора 7). Для выбранного примера, код 1-1, записанный в блок памяти 9 будет единственным, поступившим за период частоты и максимальным, поэтому соответствующая ей информационная комбинация с выхода первого счетчика 0-1, пройдя без изменений второй инвертор 11, запишется в буферный регистр 12 сигналом компаратора 10, и, да45

50 лее, тактовым импульсом ГТИ 2 — в младшие разряды второго регистра сдвига 15 вгорой ступени обработки (фиг. З,д). Таким образом, в результате обработки несущей после55 довательности в первой ступени в регисгре матора 7, подключенного к управляющему

15 входу первого инвертора 8 двоичный код числа совпадений инвертируется. Так, в на177 Т248

5

25

ЗО

50

55 сдвига 2 второй ступени появится "единица" в младшем разряде.

Следует отметить, что в случае использования в разных ступенях составного сигнала последовательностей с различными базами, количество элементов равнозначности будет равно базе максимальной последовательности. Последовательность меньшей длины будет переключаться через ( коммутатор на входы необходимого числа элементов равнозначности, начиная с элемента, соответствующего старшему разряду сумматора. т-тезадействованные элементы равнозначности (нет сигнала ни на первом, ни на втором входе) не будут влиять на принятые решения, т,к. в течение такта их состояние не изменяется.

Аналогичным образом происходит запись и обработка следующих элементов не- 20 сущей последовательности на первой степени обработки. Обратимся теперь ко второй ступени. После того, как во второй регистр сдвига 15 второй ступени произошла запись третьего (база сигнала на второй ступени равна Mì =3 — фиг, Зд) символа, на выходе третьего счетчика 17 второй ступени появится комбинация. вызывающая появление уровня логической единицы на выходе второго дешифратора 19 второй ступени (фиг, 3e). Этот уровень служит "ключом" для коммутации разрядов вторОго регистра сдвига 15 второй ступени к элементам равнозначности 6, выхода ГТИ 2 fT (фиг. Зж) к первому счетчику 4 и выходов разрядов буферного регистра 12 к входам младших

m-разрядов второго регистра сдвига 15 третьей ступени. В дальнейшем алгоритм работы второй ступени (как и последующих) ничем не отличается от описанного выше (фиг. 3 з,и,к,). Исключение составляет последняя. в нашем случае третья ступень, т.к. на выходе ее сигнал будет представлять собой не код, а исходный информационный импульс (фиг. 2,л) который будет записан. в информационный регистр и оттуда считан к потребителю информации. Однако, необходимо обратить внимание на то, что в моменты, когда должно происходить подключение первого и вторых регистров сдвига двух и более ступеней к коммутатору опорных кодов последовательность подключения (через такт последовательно) обеспечивается тем, что в следующих после первых и второro делителей третьих и четвертом регистрах сдвига с ростом номера ступени.увеличивается их емкость на один разряд. Так, емкость третьего регистра сдвига второй ступени — 1 разряд, третьей - 2 разряда, четвертой -- три и т.д.

Таким образом, при необходимости уне личения размеров баз сигналов, используемых в системе связи до десятков тысяч, когда реализация устройств, построенных на основе известных решений (1, 2, 3) существенно затруднена, предлагаемое устройство эа счет многоступенной обработки позволяет обрабатывать составной и-ступенный, сложный сигнал требуемой базы с многопозиционным кодированием на каждой иэ ступеней без увеличения требований к быстродействию устройства в целом.

Блоки1,2,6,3,10.5,7,11,12,14, 15,16, 17, 9, 22, 23 устройства, могут быть реализованы по аналогии Ч соответствующими блоками прототипа (3). Реализация дешифраторов 18, 19 также не вызывает технических затруднений (4), фиг. 5. Коммутатор 13, который осуществляет переключение первого и вторых регистров сдвига 14. 15 к элементам равнозначности

6, а также выход ГТИ 2 на вход первого счетчика 4 и выходов буферного регистра 12 на входы m-разрядов второго регистра сдвига 15 последующей ступени представляет собой устройство, легко реализуемое на основе коммутационно-матричного принципа. Фрагмент такого коммутатора представлен на фиг, 4, где в качестве коммутационных устройств изображены диоды, т.е. реализована диодная матрица. Однако, в качестве коммутационных устройств в такого рода устройстве легко можно использовать и цифровые триггерные переключатели, мультиплексоры (4, 5).

Формула изобретения

Устройство для приема составных многопозиционных сигналов. содержащее дво. ичный квантователь, генератор тактовых импульсов, информационный регистр, первый счетчик, выходы которого соединены с соответствующими сигнальными входами второго инвертора и с соответствующими входами коммутатора опорных кодов, выходы которого подключены к первым входам соответствующих элементов равнозначности, выходы которых подключены к входам сумматора, выходы старшего и младших разрядов которого соединены с соответствующими входами первого инвертора, выходы которого соединены с первыми входами компаратора и с первыми входами блока памяти, выходы которого соединены с вторыми входами компаратора, выход которого соединен с вторым входом блока памяти и с первым входом буферного регистра, вторые входы которого подключены к выходам второго инвертора, управляющий вход которого подклю тен к нт, ходу сгаршего разряда суммнтота, п т,., ч л к> щ е1777248 е с я тем, что, с целью повышения помехоустойчивости, введены коммутатор, первый и вторые регистры сдвига, второй и третий счетчики, первый и вторые дешифраторы, первые и вторые делители. третьи и четвертый регистры сдвига, тактовые входы которых подключены к первому .выходу генератора тактовых импульсов, к тактовому входу блока памяти, к такговому входу буферного регистра, к тактовому входу пер-. вого регистра сдвига, к тактовому входу второго счетчика, к тактовым входам первых делителей и к тактовому входу второго делителя, выход которого соединен с сигнальным входом четвертого регистра сдвига, выход которого соединен с управляющим входом информационного регистра, сигнальные входы которого подключены к соответствующим первым сигнальным выходам коммутатора, управляющие выходы которого подключены к вторым входам соответствующих элементов равнозначности, выход двоичного квантователя соединен с сигнальным входом первого регистра

0, сдвига, выходы которого соединены с первыми сигнальными входами коммутатора, вторые соответствующие сигнальные входы которого подключены к выходам соответст5 вующих вторых регистров сдвига, сигнальные входы которых подключены к соответствующим вторым сигнальным вы. ходам коммутатора, управляющие входы которого подключены к выходам первого и

10 вторых дешифраторов. входы которых подключены к выходам соответственно второго и третьих счетчиков, второй выход генератора тактовых импульсов соединен с тактовым входой коммутатора, третий сигнальный вы15 ход которого соединен с входом nepsoro счетчика, выходы буферного регистра подключены к третьим сигнальным входам коммутатора, выходы первых делителей соединены с сигнальными входами соответ-.

20 ствующих третьих регистров сдвига, выходы которых подключены к управляющим входам соответствующих третьих счетчиков и к управляющим входам соответствующих вторых регистров сдвига.

1777246

I

;ю)

Фиг. 3

1777248

ВыюЪ PG аербой рлуиени див - 7 вша гтю

Вмяты блавф6 срабваниЮ

N !Иыи

Ьмaeb

ЬыЬ|а,:

03вмый - f 1

Паап< - 3

Оиог 7

" ni = -fP 6В «+ 4

0цм = - 276- !О

Та%лица сосгпанний

Составитель В.Барлабанов

Техред М.Моргентал Корректор; H.Кейтеля

Редактор Т.Куркова

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 4128 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35, Раушская наб., 4/5