Система бинарного кодирования и декодирования сигналов

Система бинарного кодирования и декодирования сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится k вычислительной технике. Его использование для кодирования и декодирования телевизионных и речевых сигналов позволяет повысить быстродействие и точность системы. Передающая сторона 1 содержит аналого-цифровой преобразователь 4, кодер 6 выходного CHI нала и блоки 8,9 памяти Приемная сторона 2 содержит блок 11 памяти и блок 13 восстановления . Благодаря введению на передающей стороне 1 блока 5 дешифрации и кодера 7 предсказанного значения выборки , а на приемной стороне 2 - кодера 10 предсказанного значения выборки и блока 12 памяти, в системе обеспечивается представление каждой выборки одним двоичным разрядом с применением перестраиваемых шкал квантования.9 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) I

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

I»

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4880950/24 (22) 14.11,90 (46) 15.12,92. Бюл, М 46 (71) Центр научно-технической деятельности, исследований и социальных инициатив (72) А.Ç.Ходоровский и А.М, Волков (56) Котович Г.Н., Ламекин В.Ф, Проектирование дельта-преобразователей речевых сигналов. — M. Радио и связь, 1986, стр. 46, рис. 2.1.

Заявка ЕГ1В N- 0133697, кл. Н 04 В

14/04, 1985. (54) СИСТЕМА БИНАРНОГО КОДИРОВАНИЯ И ДЕКОДИРОВАНИЯ СИГНАЛОВ (57) Изобретение относится k вычислительной технике. Его использование для кодироÄÄ 5U ÄÄ 1 781823 À1 (я)ю Н 03 M3/00, 7/34, Н 04 В 14/06 вания и декодирования телевизионных и ре- . чевых сигналов позволяет повысить быстродействие и точность системы; Передающая сторона 1 содержит аналого-цифровой преобразователь 4, кодер 6 выходного. сигнала и блоки 8,9 памяти, Приемная сторона 2 содержит блок 11 памятй и блок 13 восстановления, Благодаря введению на переда- ющей стороне.1 блока 5 дешифрации и кодера 7 предсказанного значения выборки, а на приемной стброне 2 — кодера 10 предсказанного значения выборки и блока

12 памяти, в системе обеспечивается представление каждой выборки одним двоичным разрядом с применением перестраиваемых шкал квантования. 9 ил, 1781823

15

30

55

Изобретение относится к вычислительной технике и может использоваться при кодированйй и декодировании телевизионных и речевых сигналов.

Известна система кодирования и декодирования сигналов. в которой передающая сторона содержит последовательно соединенные компаратор, триггер и первый местный декодер, состоящий из последовательно сбединенных регистра сдвига, логического блокЪ, слогового фильтра, сумматора, усилителя, амплйтудно-импульсного модулятора и интегратора, соединенного с одним из входов компаратора, а приемная сторона содержит второй местный декодер, аналогичный первому .

Недостатком этой системы является низкое быстродействие, Наиболее близкой по технической сущ-. ности к заявляемому изобретению является система, содержащая канал связи, на передающей стороне — аналого-цифровой преобразователь, информационный вход которого является информационным входом системы, выходы аналого-цифрового преобразователя соединены с первыми входами кодера выходного сигнала, первый и второй блоки памяти, на приемной стороне — первый блок памяти и блок восстановления сигнала, выход которого является выходом системы (2), Недостатком системы является низкое быстродействие, обусловленное последовательной передачей по каналам связи отдельных разрядов многоразрядных кодов выборок, и невысокая точность преобразования, ограниченная допустимой частотой формирования отсчетов при данном способе передачи информации и заданной полосе пропускания каналов связи.

Целью изобретения является повыше ние быстродействия и точности системы за счет сокращения времени. затрачиваемого на кодирование каждой выборки, представления каждой выборки одним двоичным разрядом, и применением при кодйровании перестраиваемых шкал квантования, На фиг.1 приведена структурная схема системы; на фиг.2 — структура блока дешифрации; на фиг,3 — структура кодера выходного сигнала; на фиг,4 — структура кодера предсказанного значения выборки; на фиг.5

: — функциональйая схема первого и второго блоков памяти с цепью управления; на фиг,б — схема (а) и временная диаграмма (б) работы блока формирования сигналов управления; на фиг.7 — таблица шкал квантования, используемых в рассматриваемом примере реализации системы; на фи .8 — диаграмма, поясняющая работу системы; на фиг,9— структура блока восстановления.

Система бинарного кодирования и декодирования сигналов состоит иэ передающей 1 и приемной 2 сторон, связанных между собой через канал связи 3. Передающая сторона 1 содержит аналого-цифровой преобразователь 4, блок 5 дешифрации, кодер 6 выходного сигнала, кодер 7 предсказанного значения выборки, первый 8 и второй 9 блоки памяти. Приемная сторона 2 содержит кодер 10 предсказанного значения выборки, первый 11 и второй 12 блоки памяти, блок 13 восстановления сигналов.

Первый вход аналого-цифрового преобразователя 4 соединен с информационным входом 14 системы, а выход 15 — с входом блока 5 дешифрации и с первым входом кодера 6 выходного сигнала. Выход 16 блока

5 дешифрации соединен с вторым входом кодера 6 выходного сигнала, выход 17 которого соединен с первым входом первого блока 8 памяти и с входом кодера 7 предсказанного значения выборки, соединенного выходом 18 с вторым входом первого блока

8 памяти. Первый выход 19 первого блока 8. памяти является выходом передающей стороны, а второй выход 20 соединен с третьим входом кодера 6 выходного сигнала, с вторым входом кодера 7 предсказанного значения выборки и с первым входом второго блока 9 памяти. Выход 21 второго блока 9 памяти соединен с четвертым входом кодера 6 выходного сигнала и с третьим входом кодера 7 предсказанного значения выборки. Вход приемной стороны 2 соединен с входом кодера 10 предсказанного значения выборки, соединенного выходом 22 с первым входом первого блока 11 памяти, выход которого соединен с первым входом второго блока 12 памяти, с входом блока 13 восстановления сигнала и с вторым входом кодера 10 предсказанного значения выборки, третий вход которого соединен с выходом 24 второго блока 12 памяти, Выход 25 блока 13 восстановления сигнала является выходом системы. Третий вход первого блока 8 памяти и второй вход второго блока 9 памяти передающей стороны, вторые входы аналого-цифрового преобразователя 4, первого 11 и второго 12 блоков памяти приемной стороны являются управляющими и соединены с входом 26 синхронизации, Блок 5 дешифрации (фиг,2) содержит набор двухвходовых элементов И 5,1-5,8, Кодер 6 выходного сигнала (фиг,3) содержит набор элементов ИЛИ 6.1 — 6.9 и элементов И 6.106,20. Идентичные кодеры 7 и 10 предсказанного значения выборки (фиг,4) содержат наборы элементов ИЛИ 7.1 — 7.8 и элементов

И 7 9 — 7.21. Первый 8 и второй 9 блоки па-.

1781823 мяти (фиг,5} содержат наборы 0-триггеров 8,1- выходе 17 кодера 6 выходного сигнала фор8.4, 9,1 — 9.4 и блоки 8.5, 9.5 формирования мируется единичный импульс (g =1), а при сигналов управления соответственно попадании в нижний — нулевой (9=0), Всем (фиг.б). Отличие блоков памяти приемной и значениям выборок, попавшим на соответпередающей сторон заключается в отсутст- 5 ству)ощий участок шкалы, приписывается вии в первом блоке 11 памяти приемной одно оценочное значение, отмеченное крестороны 0- триггера для запоминания вы- стиком, Это оценочное значение принимаходного сигнала (позиция 8.1 на фиг.5) и s ется в следующем такте за предсказанное наличии на входах блоков формирования . значение очередной выборки. Первый блок сигналов управления в первом 11 и втором 10 8 памяти используется для запоминания на

12 блоках памяти элементов задержки по- такт выходного сигнала передающей стороступающих сигналов на один такт. В качест- ны (D-триггер Tq 8,1 на фиг,5) а также униве элементов задержки можно тарного кода очереднОго предсказанного использовать, например, D-триггеры, вклю- значения выборки (D-триггеры 8.2 — 8.4 на чаемые на входах блоков формирования 15 фиг,5). Второй блок 9 памяти используется сигналов управления. Блок 13 восстановле- для хранения предсказанного значения ния сигнала (фиг.9) содержит последова- предшествующей выборки, Еще по одному тельно соединенные шифратор 13.1, D-триггеру используется в этих блоках для цифроаналоговый преобразователь (ЦАП) запоминания информации о начале работы

13,2 и фильтр нижних частот 13.3. 20 системы (D-триггер Кст 9.1 на фиг,5 во втоСистема бинарного кодирования и де- ром блоке 9 памяти передающей стороны и кодирования сигналов работает следующим соответствующий D-триггер во втором блообразом, ке 12 памяти приемной стороны).

Для перевода системы в исходное со- На первом интервале (t<. ) предсказанстояние (момент времени то на фиг,8) R-S- 25 ное значение выборки равно нулю (i = О, Tp= триггеры блоков 8.5, 9,5 формирования =1) и в единичном состоянии находится Dсигналов управления (фиг,5,6) устанавлива- триггер К 9.1, указывающий на начало пре:отся в единичное состояние. Аналогичная образования. Поэтому кодирование на этом операция производится на приемной сторо- участке осуществляется по шкале, указанне системы Bce D-триггеры блоков 30 ной в левом столбце таблицы. Кодирование

8,9,11,12 памяти переводятся в нулевые со- выходного сигнала передающей стороны стояния, Для упрощения чертежей цепи на- осуществляется кодером 6 выходногосигначальной установки на фигурах не показаны, ла, на который поступает выходной код АЦП

Первым импульсом синхропоследова- и az (.(з тб), выходные сигналы а, а2, аз, а4, тельности в момент времени t1 (фиг,8) D- 35 b), bz, Ьз, b<, блока 5дешифрации, выходные триггер 8,2 первого блока 8 памяти и сигйалы Тя, Tp — Т15 0-триггеров 8,1 — 8.4

D-триггер 9,1 второго блока 9 памяти пере- первого блока 8 памяти и выходные сигналы дающей стороны переводятся в единичное K„, K) — K)5 0-триггеров 9.1 — 9,4 второго состояние, а все остальные D-триггеры этих блока 9 памяти передающей стороны..Рабоблоков и блоков памяти приемной стороны 40 та и структура кодера 6 выходного сигнала остаются в нулевых состояниях. Одновре- описывается логическими выражениями вименно на выходе аналого-цифрового преоб- да: разователя 4 фиксируется и-разрядный код пеРвой выбоРки(вРассматРиваемомпРиме- g (T K, + Т1(К, + К2))а1Ь1+(T1(l

На интервале (т, и) происходит кодиро- «() + а + а1Ьд}+ (ТЗК + Т4(Ко+ Кц + Кю + К11+ вание первой выборки. принцип кодирова- + Kq)+(T;(K(-,+ к )(а +а ) +(т,)(к1+ кз)+ ния поясняется таблицей на фиг.7. КаждомУ +T5(Kg+ К7) + Тс{КВ+ Kg)(iz + а Ь1) + (Т (КЗ+

)-му предсказанному значению выборки, +К4}+Тв(Кв+Кт)+Т7КЯ}(Я) +as+ )+(Te(Kz+ приведенному в верхней части таблицы, и 50 ) K .). K 1.). T (K K } (Т- K ) ° Ь ) .

}-му предсказанному значению предшест- (T (K + K + K )+ T (K + K K ) T (K вующей выборки (в рассматриваемом при- +К )+ Т К. } +{Т (К К } Т- {К мере i, jc(0,1,...153 соответствует своя шкала +К }+ T К }{ Ь ) (T {K квантования, приведенная в столбце, отмече ом указанными з-на ениями и) Ка>к- 55 Г1 ° 1 11(К1 К 1 т дая шкала состоит из двух участков, разделенных горизонтальной чертой. П и попаданий очередной выборки (значения +К + Т-,< + К „ — +"" + " + выборок указаны в левой части таблицы) в верхний участок соответству1ощеи шкапы ив (1) 1781823

Сигналы, соответствующие переменным а и b, используемым в этом выражении, формируются на выходе 16 блока 5 дешифрации, работа и структура которого описываются формулами. 5

Ь1=аза4

Ь2= аза4

Ьз= аза4

b4 = аз а4 (2) а1 а2 а1 а2 а1 аг а1 аг а1= аг= а4=

В результате обработки на выходе 17 кодера 6 выходного сигнала формируется сигнал g, соответствующий участку шкалы, внутри которого находится код первой вы-. борки (в нашем примере g = О). Этот сигнал поступает одновременно на D-вход D-триггера 8,1 первого блока 8 памяти и на вход кодера 7. предсказанного значения выборки. На другие входы кодера 7 предсказанно- 20 го значения выборки подается унитарный код т0Т1...т15 предсказанного значения выборки {на первом интервале — это код

100...0) и код КстКОК1...К15 с выхода 21 второго блока 9 памяти. На первом интервале — это код 100...0. Работа и структура кодера предсказанного значения выборки описывается логическими выражениями:

Г 0 = (ГОКст + Т1(КО + K2) + T2KBg

Т1=(T1(Ko+ K2)+ T2(Ko+ К1+ Кб)+ Т3К5+

+T4(K5+ К7+ Ks))g

Т 2 = (ТОКст + Г1(КО+ K2))g + T2{KO+ К1) +

+Тз(К3 + К4) + Т4(К0 + Kg + К10 + К1 1) + Т5 К11 +

+Тб(КB + Kg))g

T 3 = (T2(Ko + K1 + Кб) + Г2К6)ц + (ТЗК2 +

+Т4(К1 + K4) + T5 K6) g

Т 4 = (T1(Ko + Кг) + ГЗ (КЗ + K4 + K5) + Т4(К5+

+ К7 + Ks)) g + (То Кст + T4K3 + T5(K5 + K7) + Т7К8+

+ Т8К11+ ТоКа + ТюК13)ц

Т 5 = (Т3К2 1. Т4К4 + T5K6)Ц + (Т5{К3 + К4) +

+Тб(К6 + K7) + T t K5 + T11K14)q

Т 6 = (T2(K0+ K1) + T4(Ko К9 + K1o+ К11) +

+Т5(К5 + K7) + Гб(КB + Kg)g + T6(K2 + K4 + K5) +

+T7(K3+ К4+ К7) + ТB(К9 + К10) + T9K1o)g

Г7 = (Г4КЗ Т5К11 + Тб(Кб + K7) + Г7КB)Ц +

+(Т7К6 + ТBКB)Ц

Г 8 = (T5K4 + Т7К7 + Т8К11)Ц + (ТB(К5 + К7)+

+ Т9(К10+ К12) + Т10(Кз +.К7))Ц

Г 9 = (T4K1 Гб(К4 + Ks) + TB(KB + K9 + K10)+

+ Tg(Ko+ К12))ц + (Тю(Кю+ K11+ K12) + T11(Ko+

+ K1o) + Т12(К13+ K15))g

10 = (Т5КЗ+ Г7К5 + T9(KB + K9 + К11))Ц +

+(ТюК9+ Т11(К6+ К7+ Ks+ K» + К13) + Т12 (К7+ 55

+ Ks) + Т13(К14 " К15))Ц

Т 11 =(ТоКст Т6К2+ Г7К6 < TBK7+T10(K10+

+ К11.+ K12+ K13) + Т11К12) Ц + (Т12(К11 + К12) +

+Т13К9 + Т14(К13 + K15))g

Т 12 = (T7(K3 + К4) + Т8К5 + Т11{К11 + K13 + (+К«) + Т12(К13 + К15))Я + (Т13(К9 + K14 + К15) +

+Т15 К15) Ц

Т 13 =- (Т9{К4 + KB) + T1o (K7 + К9) +»1(Ko +

+K1p) + Т12(К 1+ К1г) + Г13(К14+ K15)p + {T«(K13+

+ Ê15) + Т15(К13+ К14)Ц

Т 14 = (T10K5+ Т11(К6 + K7 + KB) + "12(К7+

+KB) + T13(Kg + К14 + K15) + Т14(К13 + K15) +

+Т15 К15) Я

Т 15 = (T13K9 + Т14(К13 + K15) + Т15К15)Ц (3)

В результате выполнения указанных вычислений на выходе 18 кодера 7 и редсказанного значения выборки формируется

I унитарный код Т 0T 1 Т 2" Ò 15 (в нашем случае — это код четырех; 000010...0). Таким образом, к концу первого такта на D-вход соответствующего D-триггера первого блока 8 памяти подается единичный сигнал.

Единичный сигнал присутствует в это время и на D-входе D-триггера 9,2 второго блока

9 памяти, Следующим тактовым импульсом в момент времени t2 указанные триггеры переводятся в единичное состояние. Одновременно в единичное состояние устанав-. ливаются D-триггеры Тр и Кст первого 11 и второго 12 блоков памяти приемной стороны, Таким образом, состояние D-триггеров первого 11 и второго 12 блоков памяти приемной стороны повторяют состояния соответствующих триггеров первого 8 и второго

9 блоков памяти передающей стороны в предшествующем такте, Все остальные . триггеры блоков памяти переводятся в нулевые состояния. Одновременно на выходе 15 аналого-цифрового преобразователя 4 фиксируется код второй выборки.

В соответствии с таблицей на фиг.7 кодирование на интервале (тг, 13) осуществляется по шкале, соответствующей предсказанному значению выборки, равному четырем (i=4) и нулевому предсказанному значению предшествующей выборки

{j=0). На этом интервале на выходе 17 кодера выходного сигнала б формируется сигнал g = 1, а на выходе 18 кодера 7 предсказанного значения выборки унитарный код ТОТ 1...Т 6...Т 15 (00000010„,0), соответствующий i = 6, Одновременно с выхода 23 первого блока 11 памяти приемной стороны снимается унитарный код предсказанного значения первой выборки, а на входах D-триггеров этого блока формируется унитарный код предсказанного значения второй выборки. Следующим тактовым импульсом в момент 13 в первый блок

8 памяти заносится унитарный код предска-, занного значения очередной выборки (1 = 6), а во второй блок 9 памяти передающей стороны и первый блок 11 памяти приемной стороны заносится унитарный код предска1781823

10 занного значения предшествующей выборки О=4), а во второй блок 12 памяти приемной стороны — предсказанное значение первой выборки. Одновременно на выходе аналого-цифрового преобразователя 4 фиксируется код третьей выборки, На интервале (ta, t4) на передающей стороне происходит кодированиа третьей выборки.

Одновременно на выходе 22 кодера 10 предсказанного значения выборки приемной стороны формируется унитарный код предсказанного значения третьей выборки (i=6), а на выходе 25 блока 13 восстановления формируется сигнал k(t), аппроксимирующий сигнал X(t) на участке (ц1t2);. Далее процесс преобразования протекает аналогично. Для наглядности сигнал 1(1) на фиг,8 сдвинут влево на два такта.

В системе бинарного кодирования и декодирования сигналов время, затрачиваемое на кодирование, складывается из времени выполнения логических операций в блоке 5дешифрации, в кодере 6 выходного сигнала, кодере 7 предсказанного значения выборки и времени записи информации в первый 8 и второй 9 блоки памяти. При реализации системы на серийных интегральных схемах транзисторно-транзисторной логики время. затрачиваемое на кодирова ние не превышает 70 нсек, что соответствует тактовой частоте порядка 14 МГц, Перестраиваемыми параметрами шкал квантования, используемыми в процессе кодирования — декодирования, являются пороговые уровни и оценочные значения кодируемых выборок. При выборе шкал квантования на очередном такте кодирования учитываются не только величины и знаки приращений выборок в предшествующих тактах, но и сами предсказанные значения выборок. Это позволяет повысить точность преобразования.

Формула изобретения

Система бинарного .кодирования и декодирования сигналов, содержащая канал связи, на передающей стороне — аналогоцифровой преобразователь, информационный вход которого является информационным входом системы, выходы аналого-цифрового преобразователя соединены с первыми входами кодера выходного сигна5 ла, первый и второй блоки памяти, на приемной стороне — первый блок памяти и блок восстановления сигнала, выход которого является выходом системы, о т л и ч а ю щ а яс я тем, что, с целью повышения быстродей10 ствия и точности системы, в нее введены на передающей стороне кодер предсказанного значения выборки и блок дешифрации, входы которого подключены к соответствующим выходам аналого-цифрового

15 преобразователя, выходы блока дешифрации соединены с вторыми входами кодера выходного сигнала, выход которОго подключен к первым входам первого блока памяти и кодера предсказанного значения выбор20 ки, выходы которого соединены с вторыми входами первого блока памяти, первый выход которого подключен к входу канала связи, вторые выходы первого блока памяти соединены с третьими входами кодера вы25 ходкого сигнала, вторыми входами кодера предсказанного значения выборки и информационными входами второго блока памяти, выходы которого подключены к четвертьгм входам" коДера выходного сигна30 ла и третьим входам кодера предсказанного значения выборки, на приемной стороне— второй блок памяти и кодер предсказанного значения выборки, первый вход которого подключен к выходу канала связи, выходы

35 кодера предсказанного значения выборки соединены с информационными входами первого блока памяти, выходы которого подключеньг к входай блока восстановления сигнала, первым входам кодера пред40 сказанного значения выборки и информационным входам второго блока памяти, выходы которого соединены с третьими входами кодера предсказанного значения выборки, входы синхронизации

45 аналого-цифрового преобразователя и блоков памяти передающей стороны и блоков памяти приемной стороны объединены и являются входом сийхронизации системы.

1781823

Фиг 2

1781823

1781823

1781823

Составитель А.Ходоровский

Техред М,Моргентал Корректор Т,Палий

Редактор

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101

Заказ 4282 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва. Ж-35, Раушская наб., 4/5