Устройство для умножения @ -разрядных двоичных чисел

Устройство для умножения @ -разрядных двоичных чисел

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано в арифметических устройствах конвейерных систем цифровой обработки сигналов для умножения двоичных чисел, представленных в последовательном дополнительном коде. Целью изобретения является расширение функциональных возможностей устройства за счет обработки чисел в дополнительном коде со знаками. Новым в устройстве, содержащем регистры множимого 1 и множителя 2, распределитель 3 импульсов, блок 3 перемножения, состоящий из модулей дешифрации, коммутатор 7 и два блока 5, 6 суммирования частичных произведений является введение (п-1) разрядного регистра 8 задержки. Сущность изобретения состоит в том, что обработка чисел выполняется на основе алгоритма Бута, реализованногос помощью модулей дешифрации, которые формируют и выдают в блоки суммирования очередные частичные произведения в зависимости от значений разрядов сомножителей. При этом очередные частичные произведения формируются и суммируются также в дополнительном коде, что обеспечивается соответствующей организацией приема данных в блоки суммирования частичных произведений, 3 с.п. ф-лы, 12 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

-.:.РЕСПУБЛИК

ГОСУДАРСТВЕННОЕ. ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

В (21) 4799012/24 (22) 05.03.90 (46) 23.12.92, Бюл, М 47 (71) Научно-производственное объединение" Интеграл" (72) О, B.Ïîäðóáíûé и В.И.Кряжев (56) Авторское свидетельство СССР

N. 760096, кл. G 06 F 7/52, 1974.

Авторское свидетельство СССР

N. 1165168, кл. 6 06 F 7/52. 1983 — прототйп, (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ йРАЗРЯДНЫХ ДВОИЧНЫХ ЧИСЕЛ (57) Изобретение относится к области вычислительной техники и может быть использовано в арифметических устройствах . конвейерных систем цифровой обработки сигналов для умножения двоичных чисел, представленных в последовательном дополнительном коде. Целью изобретения является расширение функциональных возможностей устройства эа счет обработки

Изобретение относится к области вы- . числительной техники, в частности — к арифметическим устройствам конвейерных систем цифровой обработки сигналов, и предназначено для умножения двоичных чисел, представленных в последовательном дополнительном коде.

Известно устройство для умножения чи-. сел, содержащее регистры множимого, множителя и произведения, одноразрядный сумматор последовательного действия, триггер, логический элемент И, три логических элемента ИЛ(1 и вспомогательный регистр. Умноженйе п-разрядных чисел (эдесь и далее и= 2, m > 1 — целое) осуще» Ж» 1783519 А1 . (я)э G 06 F 7/52 чисел в дополнительном коде со знаками, Новым в устройстве, содержащем регистры множимого 1 и множителя 2, распределитель 3 импульсов, блок 3 перемножения, состоящий из модулей дешифрации, коммутатор 7 и два блока 5, 6 суммирования частичных произведений является введение (п-1) разрядного регистра 8 задержки. Сущность изобретения состоит в том, что обработка чисел выполняется на основе алгоритма Бута, реализованногос помощью модулей дешифрации, которые формируют и выдают в блоки суммирования очередные частичные произведения 8 зависимости от значений разрядов сомножителей. При этом очередные частичные произведения формируются и суммируются также в дополнительном коде. что обеспечивается соответствующей организацией приема данных в блоки суммирования частичных произведений. 3 с.п. ф-лы, 12 ил. ствляется эа пциклов,,в каждом цикле и тактов. Обозначив здесь и далее через Т период следования импульсов сигнала, синхронизирующего работу устройства, получим, что в данном случае умножение двух и-разрядных чисел осуществляется за время ty> = и Т. Недостатком рассмотренного г. устройства является низкое быстродействие;

Известно устройство для умножения последовательных и-разрядных двоичных кодов, содержащее регистры первого и второго сомножителей, распределитель, статический и сдвиговый регистр, одноразрядные последовательные сумматоры, эле1783519 менты И и схему формирования сигнала пе- помощью чисел со знаками, поскольку устреполнения. Это устройство вычисляет и ройство вычисляет произведения п-разрядстарших разрядов 2п-разрядного произве- ных кодов без знака(положительных). дения и-разрядных последовательных чи- Цель изобретения — расширение функсел, а и младших разрядов отбрасывается, 5:циональных возможностей устройства для

Время вычисления произведения двух и- обработки чисел со знаками путем умножеразрядных чисел составляет nÒ. Недостат- ния чисел в дополнительном коде. ком указанного устройства является низкая Поставленная цель достигается тем, что точность, Возможна модификация данного в известное устройство для умножения поустройства для получения произведений 1р следовательных и-разрядных двоичных кодвоичной точности, однако в этом случае дов, содержащее регистр множимого, время умножения составит 2п Г, причем сдвиговый регистр множителя, распределивходные операнды должны будут поступать тель сигналов, блок перемножения, два бос интервалом в п тактов между старшим, ка суммирования частичных произведений разрядом предыдущего и младшим разря- 15 и коммутатор, причем вход множителя устдов последующего операнда. Кроме того, ройства соединен с информационным вхо- . указанное устройство имеет низкое быстро- дом сдвигового регистра множи е т множителя, выход действие, связанное с большой задержкой i-го разряда которогосоедине }динен с -м входом распространения сигнала от регистров со- разрядов мнох<ителя блока е я лока перемножения множителей через элементы И и однораз- 2p (l= 1, ..., n), вход множимого устройствасоерядные последовательные сумматоры на динен с информационными входами регист- . выход схемы. ра множимого, вход разрешения записи l-го

Наиболее близким к изобретению(про- разряда котброго соединен с f-м выходом тотипом) является устройство,.цля умйоже- распределителя сигналов, выход i-ro разряния последовательных и-разрядных 25 да регистра множимого соединен с f-м входвоичных кодов, содержащее распредели- дом разрядов множимого блока тель сигналов, статический и сдвиговый ре- перемножения f-й выхо выход которого соеди-, гистры сомножителей. состоящие из п ненс1-мвходомкомм; ато а 1-й ы р р к ждыи, элементы И, образую- вой группы выходов коммутатора соединен щие блок перемножения;.два блока сумми- 3р с l-м информационным входом первого блорования частичных произведений и ка суммирования частичных произведений, коммутатор, причем вход множителя уст- - 1-й выход второй группы выходов коммутаройства соединен с информационным вхо- тора-с i-м информаци о мационным входом второi-го дом сдвигового регистра множителя, выход го блока суммир уммированйя частичных ля — с i-м

-го разряда сдвигового регистра множите- 35 произведений, выходы и ходы первого и второго ля — с -м входом разрядов множителя блока блоков суммированния частичных произве, перемножения () = 1, ..., n), вход множимого дений соединены соответственно с первым устройства-синформационнымвходомре- и вторым выходами т д ми устроиства, входы заf-го а я гистра множимого, вход разрешения записи пуска распределителя теля сигналов и коммута-го разряда которого соедийен. с f-м выхо- 4О тора — с входом синхронизации устройства, дом распределителя сигналов (1 =. 1, ..., n), дополнительно введен (n 1)выхо i-го аз я е инен выход -го разряда регистра множимого со- гистр задержки, блок перемноже д с f-м входом разрядов множимого и дополнительных информационных вхомножения имеет блока перемножения, 1-й выход блока пере- дов, и входов управления и

Bx0QQM юммутатора, i-й 45 модулей дешифрации, коммутатор дополнивыход первой группы выходов коммутато- тельно имеет две группы выходов управлера-с1-минформационнымвходомпервого ния, no n выходов в ка лока суммирования частичных прбизведе- дополнительных выхода установки. Ках<дый ний, 1-й выход второй группы выходов ком- из блоков суммирования частичных произ, мутатора — l-м информационным входом 5 ведений имеет и дополнительных sxopoe упвторого блока суммирования частичных равления и дополнительный вход вто or произведений(! = I, ..., и), выходы первого и установки, причем информационны р о блоков суммирования частичных I ãî разряда регистра задержки соединен с яда регистра множимого произведений соединены соответственно с выходом 1-го разряда р r первым и вторым выходами устройства, (1= 1, ..., n-1), выход f-го раэр вход синхронизации которого соединен со задержки — с (1+1)-м дополнительным вхония, первый дополнивходами запуска распределителя сигналов дом блока перемножения и тельный вход блока перемножения — с "О", у ы выходов управлеНедостатком укаэанного устройства яв- i-й выход первой группы вы о ляется невозможность перемножения с его ния коммутатора — с I-м — -м входом управления

1783519 первого блока суммирования частичных . первый триггер сдвигового регистра являетпроизведений, 1-й выход второй группы вц- ся счетным, вход nepsoãoтриггера задержки ходов управления коммутатора — с i-м вхо- соединен с входом коммутатора, выход пердом управления второго блока вого триггера задержки - С"входом второго суммирования частичных произведений, 5 триггера задержки и с информационным первый и второй выходы установки комму-. входом сдвйгового регистра, вйход второго татора соединены соответственно со входа- тригера задержки - с первыми входами перми установки первого и второго блоков coro и второго дополйительных элементов суммирования частичных пр6изведений, 1-й И, первые входы l-x элементов И первой и вход управления блока перемножения сое- 10 второй групп соединены соответственно с динен с 1-м выходом распределителя сигна- прямыми и инверснйми выходами 1-ro триглов, который содержит и-разрядный . гера сдвигового регистра, вторые входы 1-х сдвиговый регистр, информационный вход элементов И первой и второй груйп — с 1-м сдвигового регистра соединен со входом за- входом коммутатора; выход (-го элемента И пуска распределителя сигналов, выход 1-ro 15 первой группы являетСя i-м выходом первой разрядасдвиговогорегистрараспредемйе- группы выходов коммутатора; выход 1-го ля.соединен с i-м выходом распределителя: элемента И второй группы — 1-м выходом (1=1, ..., n).;:. второй группы выходов"коммутатора, втоПри этом блок перемножения состоит рой вход первого дойолнительного элемениз и модулей дешифрации. имеющих три 20 та И соединен с прямым вых6дом первого информационных входа, вход управления и триггера сдвигового регистра, второй вход выход, первый информационный вход (-го второго дополнительного элемента И вЂ” с . модуля дешифрации соединен с 1-м входом ийверсным выходом первого трйггера сдвиразрядов множителя блока переможения, гового регистра, прямой выход (-го триггера второй информационный вход i-ro модуля 25. сдвигового регистра — с 1-м выходом первойдешифрации — с 1-м входом разрядов мно- группы выходов управления коммутатора, . жимого блока перемножения, третий ин- инверсный выход 1-ro триггера Сдвигового формационный вход i-го модуля регистра — с 1-м выходом вторОй груг(пы выдешифрации-ci-мдополнительныминфор- . хбдов управления коммутатора, выходы мационным-входом блока перемножения, 30 первого и второго дополнительйых элеменвход управления i-го модуля дешифрации — тов И соединены соответственно с первым с i-м входом управления блока перемноже- . и вторым выходами установкй коммутатора; ния, выход 1-го модуля дешифрации — с l-м. Каждый блок суммирования частичных ïðîвыходом блока перемножения. Каждый мо- изведений содержит iog2 и групп однораздуль дешифрации состоит из двух элемен- З5 рядных полных сумматоров по и/2 тов И, элемента ИЛИ, сумматора.по mod2 и . одноразрядных сумматоров в каждой групО=григгера с входом установки в "0" и вхо-. пе(j = 1, 2,, „ tojz n — номер группы). (одг и дом блокировки, причем первые входы эле.- групп промежуточных триггеров по n/21 . мейтов И соединены с выходом сумматора промежуточных триггеров B каждой группе по вос(2, первый выход которого соединен 40 и (одг п групп триггеров переноса по n/2( с третьим информационным входом модуля, триггеров переноса в каждой группе, привторой вход сумматора по fnod2 соединен.: чем вход 1-го промежуточного триггера персо вторым информационным входом модуля вой группы соединей с i-м информационным и со входом блокировки 0-триггера, инфор - входом блока суммирования (l = 1, 2, ..., n), мационный вход которого соединен с пер- -- .выход (2k-1)-ro-промежуточного триггера

45 вым информационным входом модуля, с первой группы-спервымвходом1-гоодновторым входом первого элемента И, с вто- разрядного сумматора первой группы (k = 1, рым инверсным входом второго элемента И, 2; ...; и/2), второй вход которого соединен с вход установки в "0" D-триггера соединен со . выходом 2k-ro промежуточного триггера, входом управления модуля дешифрации, выход суммы (2q-1)-го и 2q-ro одноразрядинверсный выход 0-триггера — c третьим ныхсумматоровгп-й группы(а=1,2, ...,(ogz входом первого элемента И, прямой выход: n-1, q = 1; 2, ..., и/2 ) соединены с инфор0-триггера — с третьим входом второго злв- мационными входами (2q-1)-ro и 2q-.ro промента И,.выходы элементов И соединены со межуточных триггеров (m+ 1)-й группы, входами элемента ИЛИ; выход которого яв - выход (2q-1)-ro промежуточного триггера ляется выходом модуля дешифрации. Ком- (гл+1)-й группы соединены с первым входом55 мутаторсодержитсдвиговыйрегистр идве q-го одноразрядного сумматора (m+ 1)-й группы элемейтов И, причем в йего допол- группы, второй вход которого соединен с нительно введены два триггера задержки.й выходом 2q-го npoìåæóòo÷íoro триггера два дополнительных элемента И, при этом (m+ 1)-й группы, выход переноса каждого

1783519 одноразрядного сумматора соединен с входом соответствующего триггера переноса, выход которого соединен с третьим входом этого же сумматора, выход суммы одноразрядного сумматора log2.п-й группы соедйнен с выходом блока суммирования частичных призведений, При этом в блок суммирования частичных произведений дополнительно введено log2 и-1 триггеров засуммирования (! -1,2, ..., и), вход установки блока суммирования частичных произведенйй — с входом установки в "0" триггеров 15 -переноса первой группы, с входом первого триггера задержки и с входами установки в

"0" промежуточных триггеров первой группы, выход k- ãî триггера задержки — со входами установки в "0" триггеров переноса

20 (3<+1)-й группы и со входом (k+1)-го триггера задержки (k = 1, 2, ...,!о92 п-1).

Сущность изобретения состоит в том, что обработка чисел со знаками выполняется в дополнительном коде на основе алго- 25 ритма Бута. реализованного с помощью модулей дешифрации, которые формируют и выдают в блокй суммирования очередные частичнйе произведения в зависимости от значений разрядов сомножителей. При этом очередные частйчные произведения формируются и суммируются также в дополнительном коде, что обеспечивается соответствующей организацией приема данных

30 в блоки суммирования частичйых произве- 35 дений.

Новым признаком в предложенном устройстве является наличие в блоке йеремножения модулей дешифрации. состоящих из двух элементов И, сумматора по mod2. эле- 40 мента ИЛИ и О-триггера. Модули дешифрации выполняют дешифрацию значений разрядов множимого в соответствии с алгоритмом Бута и йреабразоваййе -поступающих в них разрядов: множителя" в 45 зависимости от результатов дешифрации, в результате чего формируются частичные произведения.

Другйм новым признаком является на- 50 личие (n-1)-разрядного регистра задержки, который обесйечивает возможность обработки непрерывного потока входных данных; .Еще одним новым признаком является наличие управляющих связей между коммутатором и блоками суммирования частичных произведений. а также наличие входов разрешения записи и установки в "0" в триггерах блоков суммирования частичных продержки," причем вход разрешения записи 10

l-ro промежуточного триггера первой группы соединен с !-м входом управления блока изведений. Использование идентичных или сходных признаков в устройствах, аналогичных предложенному, по источникам информации не обнаружено.

Сущность изобретения поясняется с помощью фиг. 1 — 10.

На фиг. 1 представлена общая структурная схема устройства для умножения 8-разрядных двоичных чисел (n-8).

На фиг. 2 представлена схема модуля дешифрации.

Таблица состояния выходов модулей дешифрации при работе устройства представлена на фиг. 3.

Схема блока суммирования частичных. произведений показана на фиг. 4. при этом . на фиг. 5 представлена схема сумматора первого яруса дерева сумматоров, на фиг.

6 — схема. остал ьных сумматоров.

На фиг, 7 показана схема коммутаторов, на фиг. 8 — схема модуля коммутации

MKl, входящего в состав коммутатора на фиг.?.

Временная диаграмма работы устройства, временная диаграмма работы распределителя сигналов и временная диаграмма работы коммутатора представлены на фиг.

9, 10, 11 соответственно.

Таблица состояний выходов коммутаторов при работе устройства, представленная на фиг. 12, поясняет работу коммутатора.

Устройство для умножения 8-разрядных двоичных чисел (фиг. 1) включает регистр множимого 1, сдвиговый регистр множителя 2, распределитель 3 сигналов, блок перемножения 4„два блока суммирования частичных произведений 5 и 6, коммутатор

7 и 7-разрядный регистр 8 задержки, причем вход множителя 9 устройства соединен с информационным входом сдвигового регистра множителя 2, выходы 2,1-2.8 сдвигово- . го регистра множителя 2 соединены соответственно со входами 4.1-4,8 разрядов множителя блока перемножейия 4, вход множимого 10 устройства соединен с информационными D-входами триггеров 1.11,8 регистра множимого 1, входы Ч разрешения записи которых соединены соответственно с выходами 3.1-3.8 распределителя сигналов 3, выходы триггеров 1 1-1.8 регистра множимого — соответственно с входами 4,9-4.16 разрядов множимого блока перемножения 4, выходы 4.17-4,24 блока перемножения 4 — соответственно со входами ?Л-7.8 коммутатора, восемь выходов первой группы 7.9 коммутатора 7 — с соответствующими входами 5.1 первого блока суммирования частичных произведений 5, восемь выходов второй группы 7.10 коммутатора 7 — с соответствующими входами 6.1

1783519

10 второго блока суммирования частичных тора по mod2 19 (см. фиг. 2). При этом перпроизведений 6, выходы 5.2 и 6.2 первого 5 вые входы 20 элементов И 15 и 16 соединеи второго 6 блоков суммирования частичных ны с вйходом сумматора по тод2 19, первый произведений — соответственно с первым вход 21 которого соединен с третьим ийфор11и вторым12 выходамиустройства, входы 5 мационным входом С модуля, второй вход запуска 3.9 и 7.11 распределителя сигналов 22 сумматора по mod2 — с вторым информа3 и коммутатора 7 соответственно — с входа- ционным входом В модуля и входом блокими синхронизации устройства. Блок. пере- ровки 23 0-триггера 18, информационный множения 4 имеет 8 дополнительных входов вход 24 которого соединен с первым инфор4.25-4,32, 8 входов управления (на фиг. 1 не 10 мационным входом А модуля-дешифрации, показаны) и состоит из восьми модулей де- с вторым входом 25 первого элемента И 15 шифрации t4.1-14.8, коммутатор имеет две и с вторым инверсным входом 26 второго группы 7.12 и 7,,13 выходов управления во элемента И 16, вход R установки в "0" 0восемь выходов в каждой, и два выхода ус- триггера 18 соединен с входом управления тановки 7.14 и 7.15, блоки суммирования 15 D модуля дешифрации, инверсный выход частичных произведений 5. и 6 имеют каж- 0-тригтера — с третьим входом 27 первого дый по 8 входов управления 5.3 и 6.3 соот- элемента И 15, прямой выход D-триггера — с ветственно, и входы установки 5.4 и 6.4 третьим входом 28 второго элемента И 16, D-входы триггеров 8,1-8,7 регистра задерж- выходы элементов И 15 и 16 соединены со ки 8 соединены с выходами триггеров 1.1- 20 входами элемента ИЛИ 17, выход которого

1,7 регистра множимого 1 соответственно, является выходом модуля дешифрации. выходы триггеров 8,1 — 8.7 — с входами 4.26 — Коммутатор 7 содержит сдвиговый ре4,32 блока перемножения 4, вход 4,25 блока . гистр 29, два триггера задержки 30 и 31, два перемножения соединен с "0", Выходы 7.12 элемента И 32 и 33 и восесь модулей комму первой группы выходов управления комму- 25 тации МК1 — МК8 (фиг. 7), состоящий из двух татора 7 соединены с соответствующими элементов И 64 и 65 (фиг. 8) (элементы И 64 входами 5.3 управления первого блока 5 модулей коммутации МК1 — МК8 образуют суммирования частичных произведений, первую группу элементов И коммутатора, выходы 7.13 второй группы выходов управ- элементы И 65 модулей коммутации МК1— ления коммутатора 7 — с соответствующими 30 МК8 — вторую группу элементов И коммутавходами 6,3 управления второго блока 6 тора). Первый триггер 34 сдвигового суммирования частичных произведений, регистра 29 является счетным, вход первого первый 7.14 и второй 7.15 выходы установки триггера задержки 30 соединен с входом S2 коммутатора 7 — соответственно со входами запуска коммутатора, выход первого триггеустановки 5.4 и 6,4 первого 5 и второго 6 35 ра задержки 30-с входом второго триггера блоков суммирования частичных. произве- задержки 31 и с информационным входом . дений, Блок перемножения 4 состоит из сдвигового регистра (входом счетного тригвосьми модулей дешифрации 14.1-14.8. гера 34). Выход второго триггера задержки первые информационные входы А модулей 31 соединен с первыми входами первого 32 дешифрации 14.1-14.8 соединены соответ- 40 ивторого33элементовИкоммутатора. Пер-. ственно с входами 4.1-4.8 разрядов множи- вые входы 11 элементов И 64 и 65 модулей теля блока перемножения 4, вторые . коммутации МК1-МК8 (см. фиг, 8) соединеинформационые входы В модулей дешиф- ны соответственно с прямым и инверсным рации 14.1 — 14.8 — соответственно с входа- выходами триггеров 34-41 сдвигового регими 4.9-4.16 разрядов множимого блока 4 стра 29, вторые входы-элементов И 64 и 65 перемножения 4,третьи информационные модулей коммутации — соответственно с входы С модулей дешифрации 14.1-14,8 — входами 7.1 — 7.8 коммутатора, выходы элесоответственно с дополнительными инфор- ментов 64 модулей коммутации МК1 — MK8 мационными входами 4.25 — 4,32 блока пере- являются соответствующими выходами 7.9 множения 4, входы управления D (см, фиг. 2) первой группы выходов коммутатора (выхомодулей дешифрации 14.1-14.8 — соответ- дами D1,1-D8.1 на фиг. 7), выхОды элеменственно с выходами 3.1-3,8 распределите- тов 65 модулей коммутации являются ля сигналов 3, выходы F модулей соответствующими- вйходамй 7.10 второй дешифрации 14.1-14.8 — соотвегственно с группы выходов коммутатора (на фиг. 7— выходами 4.17-4.24 блока перемножейия. выходами D1.2-D8.2), второй вход элемента

Каждый модуль дешифрации 14,1-14,8 в 32 соединен с прямым выходом первого блоке перемножейия 4 состоит из двух эле- триггера 34 сдвигового регистра 29, второй ментов И 15и16, элемента ИЛИ 17,0-триг- вход элемента 33 соединен с инверсным гера 18 с входом установки в "0" и входом выходом первого триггера 34 сдвигового реблокировки и входом блокировки и сумма- гистра, прямые выходы триггеров 34 — 41

1783519

12 сдвигового регистра 29 через модули коммутации МК1-МК8 (см. фиг. 8) соединенв! с соответствующими выходами 7.12 (фиг. 1) управления первой группы (на фиг. 7 — вы-, ходы С1,1-С8.1), ийверсные выходы тригге- 5 . ров 34-41 сдвигового регистра .29 соединены с соответствующими выходами

7 13 (фйг. 1) управлейия второй группы коммутатора (на фиг. 8 — выходы С1.2-С8.2), выходы элементов И 32 и 33- соответствен- 10 но с первым 7 14 и вторым 7.15 вйходами установки коммутатора. Каждый блок суммирования имеет древовидную структуру (фиг. 4), состоящую из logz 8-3 ярусов сумми- рующих модулей 42-48, каждый суммирую- 15 щий модуль содержит одноразрядный полный сумматор 49, два промежуточный триггера 50, 51 и триггер переноса 52 (см. фиг, 5, 6). При этом информационные входь .

А 53, 8 53 промежуточных триггеров 50, 51 .20 первого яруса соединены с соответствующими информационными входами D0-07 блока суммирования (см. фиг. 4 и 5), в каж дом модуле суммирования выходы промежуточных три!ггеров 50, 51 соединены с 25 первым 54 и вторым 55 входами одноразрядного полного сумматора 49, выходы суммы однноразрядных полных сумматоров первого и второго ярусов соединены с соответствующими входами 53 промежуточных 30 триггеров 50, 51 суммирующих модулей второго и третьего ярусов соответствейно,. выходы переноса 57 одноразрядных полных сумматоров 49- с информационным входом

58 триггера переноса 52 в этом же сумми- 35 рующем модуле, выход триггера переноса

52 — с третьим. входом одноразрядного полного сумматора 49 (см. фиг:5, 6), выход суммы 56 одноразрядного полного сумматора в суммирующем модуле 48 т !етьего яруса яв- 40 ляется выходом 60 блока суммирования, который содержит также два триггера задержки 61 и 62, причем входь разрешения записи 63 промежуточных триггеров 50 и 51 суммирующих модулей первого яруса 4

42-45 соединены с соответствующими входами СО-С7 управления блока суммирования (см. фиг. 4, 5), вход установки 66 блока суммирования частичных произведений соединен с входом триггера задержки 61, с входами 66 установки в "0" промежуточных

:триггеров 50,51 и триггеров переноса 52

: суммирующих модулей 42-45 первого.яруса, выход первого триггера задержки 61 соединен со входом второго триггера задержки 62 и со входами 66 установки в "0" триггеров переноса 52 суммирующих блоков 46, 47 второго яруса, выход второго триггера задержки 62 — с входом установки в "0" триггера переноса 52 суммирующего модуля 48 третьего яруса.

В общем случае операцию умножения двух двоичных чисел а и Ь можно записать в виде n — 1

С=.g т(а!} Ь 2 !

=о

В случае, когда данные представлены в прямом коде f(ai) = al.

При обработке данных в дополнительном коде удобно использовать алгоритм Бута, когда

1еслиа!- 1,ai-1 = О, -1 если а!= О, а!-1- 1, О если а!= а!-1 (2) причем ао-О.т.е. функция f{a!) определяется путем дешифрации значений i-го и (1-1)-ro разрядов числа а (нумерация разрядов начинается с младшего). Из выражений (1) и (2) видно, что для умножения чисел в допОлнительном коде необходимо обеспечить выполнение следующих микроопераций:

1. Дешифрация состояний I-ro и (И)-го разрядов числа а для всех I --,,1, 2, ..., n u формирование функции 1(а!).

: 2, Формирование величины b = Ы(а!).

3. Взвешивание величины b т.е. умножение Ь! на 2 !, 4. Суммирование взвешенных значений, Величина bi равняется либо О, либо величине "Ь". либо величине "-Ь" в зависимо- сти от значения функции 1(а!), Поскольку используется дополнительный код, то величина "-Ь" может быть получена путем преобразования исходного дополнительного кода числа "b" в код числа с противоположным знаком. Умножение Ь на 2 эквивалентно ! .! сдвигу кода Ь íà f разрядов вправо,,при этом старшие I разрядов полученного кода должны совпадать с знаковым разрядом кода Ь, поскольку используется дополнительный код. Таким образом, процедуру умножения чисел в случае, на пример, Ь= 1.1101010,. а= 0.0110111 можно представить в следующем виде: исходнь!е данные: Ьд л 1,1101010, agon=

= 0.0110111; множество значений функции fi: а*=

= 01011001: код величины "-b" - 00010110.

1783519

Ь 1 1 а0 1

1 0 1 0 1 0 -22

0 ! 0 0 1 ° 55

Ь

Ь 2

0 2

Ь 2

Ь-2 (55

0 2-»

Ь2!

О™ 10

I 1 1 1 0 1 1 0 0 1 0 0 0 1 .1 0 -12102255

Таким образом, каждое i-e взвешенное частичное произведение состоит иэ трех частей: необходимое количество младших разрядов (в зависимости от веса i) являются нулями (область А в примере 3 — правый нижний угол), затем идет и значащих цифр величины bl в дополнительном коде (область  — центральная часть в примере 3), à 20 оставшиеся i разрядов 2п-разрядного кода заполняются знаковым разрядом величины

Ы (область С вЂ” верхний угол в примере 3).

Суммирование частичных произведений удобно выполнять в последовательном коде 25 с помощью дерева одноразрядных полных сумматоров с запоминанием переноса. При этом в момент завершения обработки частичных произведений, относящихся к текущей паре сомножителей а и Ь, и начала 30 обработки частичных произведений, относящихся к следующей паре сомножителей, триггеры переносов в однобитовых сумматорах должны обнуляться.

Устройство работает следующим обра- 35 зом.

Операнды вводятся в последовательном дополнительном коде младшими разрядами вперед через вход 10 (операнд а) и 9 (операнд b) устройства в соответствии с вре- 40 менной диаграммой на фиг. 9, Прием разря дов операндов а и b в регистры устройства происходит по фронту синхросигнэла S1; который поступает на входы синхронизации всех тРиггеров устройства (цепи разводки 45 синхросигнала S1 на фигурах и в формуле изобретения не отражены, чтобы не загромождать изложение). Старшие (знаковые) разряды операндов сопровождаются высоким уровнем синхросигнала $2 ("конец сло - 5 ва"), который поступает через вход )3 устройства и служит для запуска распределителя 3 и сдвигового регистра 29 коммутатора 7 (см. фиг. 7). Разряды операнда Ь последовательно задвигаются в триггеры сдвигового регистра 2, т.е. в каждом такте ранее загруженные разряды операнда Ь сдвигаются в регистре 2 на одну позицию, а в освободившийся триггер первого разряда регистра 2 заносится в очередной разряд операнда. Разряды операнда а поступают с входа 10 устройства на 0-входы одновременно всех триггеров 1.1 — 1.8 статического регистра 1, при этом распределитель сигналов 3 последовательно выдает на свои выходы 3.1 — 3.8 импульсы разрешения записи в соответствии с временной диаграммой на фиг. 10, которые поступают на входы V разрешения записи триггеров 1.1 — 1.8 регистра

1 таким образом, что в 1-м такте посэе прихода очередного импульса сигнала S2 (т,е. после завершения ввода предыдущей пары сомножителей) первый разряд операнда а записывается в триггер 1.1 и хранится там в течение восьми тактов, во втором такте после прихода импульса $2 второй разряд операнда а записывается в триггер 1.2 и т.д., в восьмом такте после прихода импульса $2 восьмой (знаковый) разряд операнда а записывается в триггер 1.8. при этом поступает очередной импульс S2 "конец слова").

Разряды операнда Ь поступают с выходов триггеров регистра 2 на первые информационные входы А модулей дешифрации

14.1-14.8, при этом сдвиговый регистр.2 обеспечивает умножение кода числа b на 2 (задержку на тактов), где i = 1, 2, ..., 8— номер выхода сдвигового регистра 2. Разряды операнда а поступают с выходов триггеров 1.1 — 1.8 на вторые информационные входы В модулей дешифрации 14.1-14,8 и на входы триггеров 8.1 — 8.7 регистра задер-. жки 8, откуда сигналы проходят на третьи информационные входы С модулей дешифрации 14,2-14.8 (на вход С модуля 14,1 все время поступает "0").

Регистр задержки 8 обеспечивает одновременное поступление значений разрядов а и а -1 операнда э на входы 8 и С 1-го модуля дешифрации, который формирует частичные произведения в соответствии с выражением (2). Модуль дешифрации работает следующим образом (см, фиг. 2). Запись младшего разряда операнда b в l-й разряд регистра 2 происходит одновременно с записью (И)-ro разряда а операнда а в (1-1)-й триггер регистра задержки 8, и одновременно с записью i-ro разряда операнда а в i-й триггер регистра 1, Последняя операция выполняется при высоком уровне сигнала разрешения записи на 1-м выходе З.i распределителя сигналов 3. Этот же сигнал одновременно поступает через вход управления D соответствующего модуля дешифрации 14.1 на вход R установки в "0"

D-триггера 18 и обнуляет этот триггер. При

Bi- а;-1 = 1 и а = а1-1= 0 на выходе сумматора по mod2 формируется низкий уровень

"0", который закрывает элементы И 15 и 16, в результате чего на выход F модуля дешиф15

1783519

16 рации выдается "0" независимо от значений разрядов ойеранда Ь, поступающих на вход

А, и состояния триггера 18 модуля дешифрации, При а1= "0", at-1= "1" низкий уровень на входе В модуля дешифрации проходит на 5 вход блокировки 23 D-триггера 18 и запре-. щает его переключение из начального состояния логического "0", в которое этот триггер установился в момент записи а по высокому уровню на управляющем входе D 10 модуля дешифрации. соединейном с соответствующим выходом распределителя сигналов. B этом случае элемент И 16 будет все время закрыт низким уровнем на входе 27, а элемент И 15 будет все время открыт, т.к, при а1= "0"; а1-1- "1" на выходе сумматора по

rnod2 сформируется высокий уровень. В результате этого на выход F модуля дешифрации через второй вход 25 элемента И 15 будут проходить разряды кода операнда b без изменений. При а1= "1", а -1= "0" на выходе сумматора по воб2 также формируется высокий уровень, в результате чего при начальном нулевом состоянии О-триггера

18 на выход Fмоду,ля дешифрации через вход 25 элемента 15 будут проходить без изменения младшие разряды кода Ь до тех пор включительно, пока не придет первая

"1". В момент поступления первой "1" на вход А модуля дешифрации О-триггер 18 -30 переключится в состояние "1" (на входе блокировки 23 триггера — высокий уровень, т.к.

ai= "1"), а результате чего элемент И 15 закроется, а элемент И 16 — откроется, и на выход F модуля все остальные разряды кода 35

Ь; которые поступят после прихода первой

"1" выдаваться с инверсией через второй инверсный вход элемента И 16. В этом слу. чае модуль дешифрации выполняет преобразование дополнительного кода числа Ь, 40 поступающего на вход А модуля, в дополнительный код числа с противоположным знаком "-b" по известному алгоритму, который состоит в том, что для преобразования кода числа в код числа с противоположным знаком необходимо все младшие нули этого

45 кода и первую единицу, следующую за ними, оставить без изменений, а все остальные разряды кода проинвертировать. В таблице на фиг. 3 представлены состояния выходов модулей дешифрации в различные моменты времени при работе устройства, при этом Ь! = bifк, т.е. bi является i-м разрядом величины, полученной умножением кода числа b на значение функции f, полученной дешифрацией значений k-ro u . (k-1)-ro разрядов операнда а в соответствиии с выражением (2). Нумерация тактов в таблице ведется начиная с момента подачи высокого уровня сигнала $2 "конец слова".

Из таблицы видно, что модуль дешифрации .

14.1 начинает выдавать разряды первого частичного произведения о = Ь1 f1 во втором

1 такте после подачи сигнала $2,:модуль де.шифрации 14.2 — разряды второго частичного произведения Б b f2 в третьем такте

2 после подачи импульса $2 и т.д, В 9-м такте модуль 14.1 заверШает выдачу первого частичного произведения предыдущей пары сомножителей и в 10-м такте начинает выдачу первого частичного произведения следующей пары сомножителей. Модуль 14.2 завершает выдачу второго частичного произведения предыдущей пары сомножителей в 10-м такте и в 11-м такте начинает выдачу второго частичного произведения следующей пары сомножителей и т.д.

С выходов модулей дешифрации 14.114,8 частичные произведения поступают на входы 7.1-7.8 коммутатора 7, который частичные произведения четных пар сомножителей выдает в первый блок суммирования частичных произведений 5, а частичные произведения нечетных пар сомножителей выдает во второй блок суммирования частичных произведений 6.

Коммутатор работает следующим образом(см. фиг. 7), Импульсы сигнала $2 "конец слова" задерживаются на один такт первым триггером задержки 30 и приходят на вход запуска счетного триггера 34, который при подаче высокого уровня на этот вход переключается в противоположное состояние и запускает сдвиговый регистр 29 в соответствии с временной диаграммой на фиг. 11, где представлены сигналы на входе 711 ($2) коммутатора и сигналы на выходах всех триггеров коммутатора (триггеров задержки

TD1, TD2, счетного триггера СТ и триггеров

35-41 (71-77) сдвигового регистра 29), Сигналы на прямых и инверсных выходах триггеров 34-41 проходят на первые входы элементов И 64 и 65 соответственнЬ модулей коммутации МК1-МК8 (см, фиг. 7, 8}, при этом высокий уровень на прямом .выходе триггеров сдвигового регистра 29 (триггер находится в состоянии Q=-1) разрешает прохождение данных со входов 7,1-7.8 коммутатора через элементы И 64 модулей коммутации MK1-MKB на выходы D1.1-.D8,1 коммутатора, которые на фиг. 1 обозначены позицией 7.9 и соединены с входами данных

5.1 первого блока суммирования, а высокий уровень на инверсном выходе триггеров сдвигового регистра 29 (триггер находится в состоянии 0= О) разрешает прохождение данных со входов 7.1-7.8 коммутатора через элементы И 65 модулей коммутации МК1МК8 на выходы D1.2-08,2 коммутатора, ко17

18 торые на фиг. 1 обозначены позицией 7.10 и сумматоров(фиг. 5) и обнуляет эти триггеры. соединены с входами данных 6.1 второго На входы разрешеййя записи RA, RB триг- блока суммирования. Переключениетригге- геров ТА, ТВ соответственно каждого сумров сдвигового регистра 29 синхронизиро- матора в первом ярусе поступают сигналы с вано с потоками данных, п