Устройство для деления

Устройство для деления

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных ЭВМ, Целью изобретения является повышение быстродействия. Устройство содержит регистры 1-3 делимого и частного, блок 4 деления усеченных чисел, формирователь 10 цифр частного, блок 5 умножения, два вычитателя 6.7, группу сумматоров-вычитателей , коммутатор 12, блок 13 управления , а также нововведенные формирователь 9 дополнительных цифр частного и формиррватель 11 кратных. 7 ил., 1 табл.

((9) (<0

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ CCCP) (я)з G 06 0 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Фис,!

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4896120/24 (22) 25.12.90 (46) 23.12.92. Бюл. % 47 (71) Научно-исследовательский йнститут электронных вычйслительных машин (72} А.А.Жалковский, А.А. Шостак и Л.О. Шпаков (56) Авторское свидетельство СССР

: . M 1709301, кл. 6 06 F 7/52, 1989.

Авторское свидетельство СССР

N. 1709352, кл. G 06.F 7/52, 15.01.90. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ

: (57) Изобретение относится к вычислйтель- . ной технике и может быть использовано в

2 универсальных и специализйрованных

ЭВМ, Целью изобретения является повышение быстродействия. Устройство содержит регистры 1-3 делимого и частного, блок 4 деления усеченных чисел, формирователь

10 цифр частного, блок 5умножения,,два вычитателя 6, 7. группу сумматоров-вычитателей 81-8г, коммутатор 12, блок 13 управления, а также нововведенные формирователь

9 дополнительных цифр частного и формирователь 11 кратных. 7 ил., 1 табл.

1783522 Изобретение относится к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах дскб выполнения операции деления, Известно устройство для деления, содержащее регистры делимого, делителя и . частного, блок деления усеченных чисел, " два узла коррекции частного, блок умножения, два вычитателя, сумматор-вычитатель, коммутатор и блок управления, B данном устройстве в блок деления усеченных чисел поступает (k+ 1) разрядов делимого и делителя. За один такт формируется k-разрядное число, Недостатком этого устройства является низкое быстродействие, вызванное большим временем срабатывания блока деления усеченных чисел.

Наиболее близким по технической сущности к изобретению является устройство для деления, содержащее регистры делимого, делителя и частного, блок деления усеченных чисел, формирователь цифр частного (в прототипе он называется узлом коррекции частного), блок умножения, два вычитателя, группу сумматоров-вычитателей (a прототипе она состоит из двух сумматоров-вычитателей), коммутатор и блок управления, причем вход данных устройства соединен с информационными входами первой группь1 коммутатора и с информационными входами регистра делителя, выходы которого соединены с входами первой группы блока умножения, выходы коммутатора соединены с информационными входами регистра делимого, выходы старших разрядов которого соедиены с входами делимого блока деления усеченных чисел, входы делителя которого соединены с выходами старших разрядов регистра делителя, выходы регистра делимого соединены с входами уменьшаемого первого вычитателя, входы вычитаемого и заема которого соединены с выходами первой и второй групп блока умножения соответственно, выходы разности и заема первого вычитателя соединены с входами уменьшаемого и вычитаемого второго вычитателя соответственно; выход знакового разряда которого соединен с первым управляющим входом формирователя цифр частного, с управляющими входами сумма- торов-вычитателей группы и первым входом блока управления, выходьг второго вычитателя соединены с входами первого слагаемого каждого сумматора-вычитателя группы и с информационными входами второй группы коммутатора, информационные входы остальных групп которого соединены с выходами соответствующих сумматороввычитателей группы, выходы блока деления усеченных чисел соединены с входами вто5 рой группы блока умножения и информационными входами формирователя цифр частного, выходы которого соединены с информационными. входами регистра частноro, синхровход которого соединен с входом синхронизации устройства и с синхровходами регистров делимого и делителя и блока управления, первый выход которого соединен с первым управляющим входом коммутатора, второй и третий выходы блока управления соединены с входами разреше15 ния записи регистров делимого и делителя соответственно, выходы регистра делителя соединены с входами второго слагаемого первого.и второго сумматоров-вычитателей, выходы знакового разряда которых соединены с вторым и третьим управляющими входами формирователя цифр частного и вторым и третьим входами блока управлеВ данном устройстве в блок деления усеченных чисел поступает k разрядов делимого и.делителя. За один такт формируется k-разрядное частное, По сравнению с предыдущим устройством данное устройство обладает большим быстродействием; так как в блок деления усеченных чисел поступает меньшее количество разрядов делимого и делителя, и поэтому время его срабатывания меньше. Однако быстродействие данного устройства сравнительно низкое, что является его недостатком.

Цель изобретения — повышение быстро4О действия устройства за счет получения в каждом такте его работы большего количества цифр частного и ри той же длительности такта.

Поставленная цель достигается тем, что

45 в устройство для деления, содержащее ре-. гистры делимого, делителя и частного, блок деления усеченных чисел, формирователь цифр частного, блок умножения, два вычитателя, группу сумматоров-вычитателей, коммутатор и блок управления, причем вход данных устройства соединен с информационными входами первой группы коммутатора и с информационными входами регистра делителя, выходы которого соединены с входами первой группы блока умножения, выходы коммутатора соединены с информационными входами регистра делимого, выходы старших разрядов которого соединены с входами делимого блока деления усеченных чисел, входы делителя кото1783522 рого соединены с выходами старших разря- ональная схема формирователя дополнидов регистра делителя, выходы регистра де- тельных цифр частного для конкретного слулимого соединены с входами уменьшаемого чая; на фиг. 3 — функциональная схема вычитателя, входы вычитаемого и заема ко- формирователя цифр частного для конкретторого соединены с выходами первой и вто- 5 ного случая; на фиг. 4 — структурная схема рой групп блока умножения формирователя кратных для конкретного соответственно, выходы разности и заема случая; на фиг. 5 — функциональная схема первого вычитателя соединены с входами одногоразрядакоммутаторадляконкретноуменьшаемого и вычитаемого второго вычи- го случая; на фиг. 6 — структурная схема тателя соответственно, выход знакового 10; на фиг.7— разряда которогосоединенсуправляющим структурнаясхемаблокауправления. входом формирователя цифр частного и с . Устройство для деления (фиг. 1) содеруправляющими входами сумматоров-вычи- жит регистры 1-3 соответственно делимого, тателей группы, выходы второго вычитателя . делителя и частного, блок 4 деления усеченсоединены с входами первого слагаемого 15 ных чисел, блок 5 умножения, первый 6 и каждого сумматора-вычитателя группы и второй 7 вычитатели, группу сумматоровс информационными входами второй груп- вычитателей81-8»(где г--количествосуммапы коммутатора, информационные входы торов-вычитателей. необходимых для остальных групп которого соединены с .. получения конкретного количества цифр выходами соответствующих сумматоров- 20 частного за один такт),. формирователь 9 вычитателей группы, выходы блокаделения дойолнительных цифр частного, формироусеченных чисел соединены с входами вто- ватель 10 цифр частного, формирователь 11 рой группы блока умножения и информаци-., кратных, коммутатор 12, блок 13 уйравле. онными входами первой группы ния, вход 14 данных устройства и вход 16 формирователя цифр частного, выходы ко- 25 синхройизацииустройства, Вход14 данных торого соединены с информацйонными вхо- устройства соединен с информационными дами регистра частного, синхровход входами первой груйпы коммутатора 12 и с которого соединен с входом синхронизаций ийформационными входами регистра 2 деустройства и с синхровходами регистров де- лйтеля, выходи Ko oðorî соедйнены с вхолимогоиделителя и блока управления, пер- 30 дами первой групйы блока 5умножения inc вый выход которого соединен с первым информационными входами формироватеуправляющим входом коммутатора, второй . ля 11 кратйых, выходы коммутатора 12 сое- итретийвыходыблокауправлениясоедине- динены с информацйонными входами ны с входами разрешения записи регистров . регистра 1 делимого, выходы 23 старших делимого и делителя соответственно, вве- 35 разрядов которого соединены с входами деден формирователь дополнительных цифр лимого блока 4 деления усеченных чисел, частного и формирователь кратных, инфор- . входы делителя которого соединены с выхо- мационные входы которого соединены с вы- дами 25 старших разрядов регистра 2 делиходами региСтра "делителя. входы второго теля, вь|ходы 22 регистра 1 делимого слагаемого каждого сумматора-вычитателя 40. соединены с входами уменьшаемого первосоединены с выходами соответствующей говычитателя 6, входы вычитаемогои заема группы формирователя кратных, выход, которого соединены с выходами первой 27 знакового разряда второго вычитателя . и второй 28 групп блока 5 умножения соотсоединен с первым входом формировате- ветственно, выходы 29 разности и 30 заема ля дополнительных цифр частного, ос- первого вычитателя 6 соединены с входами тальные входы которого соединены с уменьшаемогоивычитаемоговтороговычивыходами знакового разряда соответст- тателя 7 соответственно; выход 19 знакововующих сумматоров-Бычитателей груп- ro разряда которого соединен с и ы, вы ходы первой группы управляющим входом формирователя 10 формирователя дополнительных цифр 50 цифр частного и с управляющими входами частного соединены с информационными сумматоров-вычитателей 8)-8» группы, вывходами второй группы формирователя ходы 31 второго вычитателя 7 соединены с цифр частного, выходы второй группы входами первого слагаемого каждого сумформирователя дополнительных цифр матора-вычитателя 8>-8, группы и с инфорчастного соединены соответственно с ос- мационными входами второй группы тальными управляющими входами ком- коммутатора 12, информационные входы с

55 мутатора.. третьей по (r+2)-ю групп которого соединены с выходами соответственно 32 -32» сумНа фиг. 1 приведена структурная схема маторав-вычитателей 8 — 8» групп, выходы устройства для делейия; на фиг, 2 — функци- 26 блока 4 деления усеченных чисел соеди1783522 нены с входами второй группы блока 5 умножения и информационными входами первой группы формирователя 10 цифр частного, выходы которого соединены с информационными. входами регистра 3 частного, синхровход которого соединен с входом 15 синхронизации устройства и с синхровходами регистров 1, 2 делимого и

° делителя и блока 13 управления, первый выход 16 которого соединен с первым управляющим входом коммутатора 1.2, второй

17 и третий 18 выходы блока 13 управления соединены с входами разрешения записи регистров 1, 2 делимого и делителя соответ-. ственно, входы второго слагаемого каждого сумматора --вычитателя 81-8г соединены с выходами 34 соответствующей группы формирователя 11 кратных, выход 19 знакового разряда второго вычитателя 7 соединен с первым входом формирователя 9 дополнительных цифр частного, остальные входы которого соединены с выходами 33 -33г знакового разряда соответствующих сумматоров-вычитателей 8>-Sr группы, выходы 21 первой группы формирователя 9 дополнительных цифр частного соединены с информационными входами второй группы формирователя 10 цифр частного, выходы

20 второй группы формирователя 9 дополнительных цифр частного соединены соответственно с остальными управляющими входами коммутатора 12.

Формирователь дополнительных цифр частного (фиг. 2) содержит инверторы 35, двухвходовые элементы ИЛИ 36, двухвходовые элементы И 37 и трехвходовые элементы ИЛИ 38.

Формирователь 10 цифр частного (фиг.

3) содержит четырехразрядный двоичный сумматор-вычитатель 39.

Формирователь 11 кратных (фиг. 4) содержит комбинационные двоичные сумматоры 40.

Один разряд коммутатора 12 (фиг. 5) содержит.трехвходовые элементы И 41, двухвходовый элемент И 42, инвертор 43 и семивходовый элемент ИЛИ 44, Блок 4 деления усеченных чисел (фиг. 6) содержит узел 45 вычисления обратной величины и узел 46 умножения.

Блок 13 управления (фиг, 7) содержит счетчик 47 и память 48 микрокоманд.

Регистры 1 делимого и 2 делителя предназначены для временного хранения двоичных кодов делимого (остатков) и делителя, Регистр 1 делимого (и+1)-разрядный, причем один разряд расположен слева or запятой и и разрядов - справа от запятой.

Регистр 2 делителя содержит и разрядов, которые все расположены справа от запя45

55 тельной, либо отрицательной, либо положительной и отрицательной..

Предполагается, что k цифр частного в устройстве формируется с положительной и отрицательной погрешностью. Блок 4 деления усеченных чисел может быть построен на ПЗУ, в виде логического шифратора или делительной матрицы. Возможна также его реализация, как показано на фиг. 6 в виде композиций узла 45 вычисления обратной величины и узла 46 умножения. Пусть в блоке 4 на фиг. 6 k цифр частного формируется с погрешностью о- + 1, + 2. Для этого случая на входы узла 45 вычисления обратной величины необходимо подавать k старших разрядов Делителя, а на входы узла 46 умнотой, В эти регистры в течение одного такта или двух первых тактов загружаются двоичные коды делимого и делителя, которые являются правильными положительными дробями, Регистры 1, 2 могут быть реализованы на двухтактных синхронных DV-триггерах. Запись информации в регистры 1, 2 производится ho синхроимпульсу при наличии разрешающего потенциала на их V-вхо10 дах. Ч-входы всех триггеров регистра 1 делимого объединены и подключены к выходу 17, а Н-входы всех. триггеров регистра 2 делителя объединены и подключены с выходу 18 блока 13 управления.

15 Регистр 3 частного предназначен для хранения частного и реализован в виде регистра с возможностью контактного сдвига на I разрядов в сторону старших разрядов (I — количество разрядов част20 ного, образуемое за один такт работы устройства), информационные входы! его младших разрядов соединены с выхода-. ми формирователя 10 цифр частного. Регистр 3 может быть построен на

25 двухтактных синхронных D-триггерах,, причем выход i-го триггера (i = 1, 2...., (р-1). где р — разрядность частного) соединен с информационным входом (i+ I)-ro триггера. Запись информации в регистр

30 3 производится по синхроимпульсу, поступающему с входа 15 синхронизации устройства.

Блок 4 деления усеченных чисел пред. назначен для приближенного формирова35 ния в устройстве в течение тактами цифр частного по значению определенного числа старших разрядов делимого и делителя. Эти

k цифр частного могут формироваться с различной точностью, например с точностью до

40 единицы младшего разряда, до двух единиц младшего разряда и т.д.

Погрешность О формирования k цифр частного может быть либо только. положи1783522

Для этого надо доказать, что (— 2 )-(Y„2)2 )<2, .л где X1 — значение (k+1) старших разрядов делимого Х (или остатка);

Y1 — значение старших разрядов делителя У; 30 (А3- целая часть числа А;

2 — масштабный коэффициент, обесК-1 печивающий представление k старших разрядов истинного частного в виде целого числа; . 35

2 — масштабный коэффициент, обеспеk чивающий представление 1+1 старших разрядов значения обратной величины делителя в виде целого числа;

: 2 — масштабный коэффициент, обеспе-" 40

-1 чивающий представление старших разрядов предсказываемого частного "в виде целого числа.

Значение младших разрядов делимого

Х и делителя Y равно X2= Х - Х1 и Y2= Y - Y1 45 соответственно.

С учетом этого данное неравенство представляют в виде системы неравенств с Х1 +Х2

У1 +Y2 ) 50

Х1 „2" 2 1 2, . 55

Х.1 — „2 2

a Х1+Х2 2" 1 2

У1+Y2 жения — (k+1) старших разрядов делимого (или остатка) и (k+1) старших разрядов обратной величины.

Для доказательства этого нужно показать, что при делении в блоке 4 деления 5 усеченных чисел значения (k+ 1) старших разрядов делимого Х (или остатка) на значение k старших разрядов делителя У, при условии, что 1/2< У< 1,0< Х< 2У, а на выходе узла 45 обратной величины форми- 10 . руетса (k+ 1) старших разрядов значения обратной величины, разность между значением k-разрядного частного, сформированным в блоке 4, и значением k старших разрядов частного, полученным при деле- 15 нии полноразрядных чисел; не превышает (no абсолютному значению) величины, рав- .. . ной двум единицам младшего разряда истинного значения частного (вес младшего разряда k разрядного частного равен 2 )). 20

Анализ левых частей неравенств позволяет заметить, что максимальные значения достйгаются: для первого неравенства — при (Y2= Y2mi>= О, а для второго — приХ2 = Х2 2= О. Следовательно, систему неравенств можно переписать следующим образом:

Х1 + X2 2 "1

Х1 1. 2" 2 а 2, Х1 У12" 2

Х1 +Х2 2

У1 +Y2 ! . : Производят некоторые эквивалентнь!е йреобразования: х . Х1+Х2 2k-1 Х1 2k- +

Ф (Х2 2k-r

У1 где (А) — дробная часть числа А:

Х1 2" 2

Ф "7С Р") >1

=(2 )+(, 2 )— X1 „2" 2 ",,. .так как

Х1(2" 2 1) =ОприлюбыхдопуУ1 стимых значениях Х и У; (Х12 ) (Л+уг2

1783522

+ У1 У1+Y2

5 что и требовалось доказать. .Таким образом, k-разрядное частное, полученное на выходе блока 4 деления усеченных чисел от деления (k+1) старших разрядов делимого (или остатка) и k старших разрядов делителя, при условии формирования на выходе узла 45 обратной величины (k+1) старших разрядов значения обратной величины, либо равно истинному k-разряд. ному частному, что отличается от него не более чем на две единицы младшего разряда истинного значения k-разрядного частного (вес младшего разряда k-разрядного частного равен 2 g.

В блоке 5 умножения осуществляется перемножение k-разрядного частного, сформированного на выходах 26 блока 4 и поступающего на вторую группу входов блока 5, и и-разрядного делителя, хранимого а регистре 2 и поступающего на первую груп25 пу входов блока 5 умножения с выходов 24 регистра 2. На выходах 27 и 28 первой и второй групп блока 5 образуется произведе ние в двухрядном коде (в аиде двух чисел).

Блок 5 умножения — комбинационного типа и может быть реализован, например, в виде совокупности из )и/k(k-разрядных двоич- ., ных умножителей.

Первйй вычитатель 6 — комбинационного типа и выполнен по принципу вычитателя без распространения заема. В вычитателе 6 осуществляется вычитание из содержимого регистра 1 делимого произведения, сформированного на выходах 27 и 28 блока 5 умножения в двухрядном коде. Результат вычитания образуется на выходах 29 и 30 соответственно разности и заема вычитателя 6 в двухрядном коде, Второй вычитатель 7 предназначен для вычитания из значения разности, сформированной на айходах 29 первого вычитателя

6, значения заема, образованного на выходах 30 этого же вычитателя 6. Второй аычитатель 7 — комбинационного типа с ускоренным распространением заема. Он может быть заменер быстродействующим сумматором, если информацию, поступающую на его вход вычитаемого, проинвертировать, а на вход переноса сумматора бодать сигнал логической единицы, Выход

19 знакового разряда второго вычитателя 7 соединен с управляющими входами сумматоРов-вычитателей 81 8г гРУппы и фоРмиРователя 10 цифр частного, а также с первым входом формирователя 9 дополнительных цифр частного, 10

20

Так как целая часть суммы двух правиль- 35 ных дробей может быть равна 0 или 1, а целая часть разности двух правильных дробей может быть равна 0 или -1, то для доказательства полученной системы достаточно показать, что 40 х1 У2 2k . 1 45

Из первого неравенства вытекает, что р олжно выполняться неравенство

Х2 2" < Y1, которое справедливо при любых 50

Х2и Y1:

Хгп ах 2 = (2 2 )"2

-1 k-n-1

=2 -2 <У1щь=г"

Из второго меравенства вытекает, что должно выполняться неравенство

Х2- Y2 2 "< 2 Y1(Y1 + Y2), которое справед ливо при любых Х1, У1 и Y2: г x1Y2 k" 1 Г х1

+ (У1+Y2 .Г

С учетом этого систему неравенств мож; но представить в следущем виде; . а

У1 У1 (" "М" " — Х1 У1 2" 2 2«

Х1 У2 2k-< 1 +

У1 (Y1 + Y2)

У1 + Y2

Х1 У2

Y1(Y1+Y2 ) Y2max.2 = (2 - 2.")-2" "= 2

= 2 " 1< У1в п= 2, а Х1 < 2(Y1 + Y2), 1783522

Сумматоры-вычитатели 8i— - 8 группы 20 второй группы осуществляется передача осуществляют сложение или вычитание через коммутатор 12 информации с выходов двух операндов в зависимости от значения 31 второго вычитателя 7, по единичному управляющего сигнала на выходе 19 знака- значению второго разряда — с выходов 32> ваго разряда вычитателя 7. Первым операм- 5 первого сумматора-вычитателя 8>, по едидом для всех сумматоров-вычитателей ничному значению третьего разряда — с выявляется промежуточное значение остатка, ходов 322 второго сумматора-вычитателя 82 образованного на выходах 31 второго.вычи- и т.д. тателя7.Вторымоперандомдлясумматора- Формирователь 10 предназначен для вычитателя 8 является одинарное значение 10 формирования цифр частного в текущем делителя, сдвинутое на (k+ m-2) раэоядов . такте(фиг. 3). На его информационные вховправо от запятой, т.е. значение У.2 ). ды первой группы поступаетk 4 разрядов где m — количество формируемых в устрой- частного. с выходов 26 блока 4, которые стве дополнительных цифр частного, Для сформированы с погрешностью о О. + 1, сумматоров-вычитателей82,8э,84ит.д.вто- 15 + 2. На информационйые входы второй рым операндом являются соответственно . группы формирователя 10 подаются три, значения 2-У2 2 3 У2 ),4 У2 ., цифры частного с выходов 21формироватеи т.д. Количество сумматоров-вычитате-" ля 9, причем две старшие из йих (связи 211 лей 8 группы определяется по формуле и 21 ) являются корректирущими и поступа2 (e х + 1)-1, где о >< -максимальная по 20 ют на младшие разряды сумматора-вычита- абсолютной величине погрешность форми- теля 39,.а младшая цифра (связь 21э) рования в блоке 4 цифр частного. Для onpe- . является дополнительной. Она присовокупделен ности при описании предлагаемого ляется к цифрам частного со староны самого устройства предполагают, что k - 4, m - 1 и младшего разряда.

-2 < cr< 2. Тогда количества сумматоров-вы- 25 Сумматор-вычитатель 39 настраивается читателей 8 группы будет равно 5. Суммато- . управляющим сигналом либо на сложение, ры-вычитатели Sj-Ss могут быть построены. либо на вычитзние при значениях-соответна основе сумматора с управляемым инвер- ственно логического нуля и логической едиторомнэвходеподачивторогооперанда.В ницы с выхода 19 знакового разряда формирователе 9 по значениям знаковых 30 второго вычитателя 7; Hi выходах формиразрядов второго вычитателя 7 и суммэто- ровэтеля 10 образуется точное значение. ров-вычитателей Si-Sã образуется гп допол- 1- k+m цифр частного. нительных цифр частного, а также - . Формирователь 11 кратных предназнакорректирующие цифры частного.. чен для формирования кратных значений

Последние алгебраически подсуммиру- ЗЬ делителя. На фиг. 4 изображена структурная ются в формирователе 10 цифр частного к схема формирователя 11 для пяти кратных .

k-разрядному частному, полученному на вы- значений делителя, которые необходимы ходах 26 блока 4, . при принятых допущениях: -2,< о< 2, m- 1.

В результате этого на выходах форми- Одно-, двух- и четырехкратные Значения дерователя 10 получается 1 - k+ m цифр част- 40 лителя формируются посредством монтажа, . ного. Одновременно с этим без каких-либо: трехкратное значение формируется путем дополнительных аппаратурных затрат в сложения одно- и двукратного значений деформирователе 9 образуется унитарный лителя на первом сумматоре 40, а пятикраткод для управления коммутатором 12. На ное значение делителя формируется путем фиг. 2 приведена функциональная схема 45 сложения одно- и четырехкратного значеодного из вариантов реализации формиро- - ний делителя на втором сумматоре 40, вателя 9 для принятых выше значений m= 1 Коммутатор 12 предназначен для пере-. и сй - 2, а его таблица истинности пред- . дачи нэ информационные входы. регистра 1 . ставлена ниже.. делимого информации с(г+2)-х направлений

Первый (самый левый) разряд в колонке 50 r — количество сумматоров-вычитателей 8) выходов 21 первой группы формирователя 9 через соответствующие группы входов.

° является самым старшим, а третий разряд- Функциональная схема одного разряда самым младшим. Максимальное значение коммутатора 12 для случая, когда r = 5, поэтого 3-разрядного кода равно пяти. По свя- казана на фиг. 5. Для его работы необходиэям 211 и 21 на выход 21 поступают две 55 мо (г+ 2) управляющих входов. корректирующие цифры частного, по свя- (г+1)-разрядный унитарный код с выходов 20 зям 21з — одна дополнительная цифра част- формирователя 9управляет подачей инфорного. По единичному значению первого мации с выходов 31. 32>, 322. 32а, 324, 32в (самого левого) разряда в колонке выходов тольковслучае,еслизнзчениеуправляюще-. с

1783522

16 ro сигнала с первого выхода 16 блока 13 управления равно нулю. В протйвном eriyчае информация в регистр 1 делимого пбступает с информационного"входа. 14 устройства.

Блок 13 управления координирует работу узлов in блоков устройства йри выпойнении в нем операции деления двух чисел. Он может быть реализован Самыми разлйчны: ми методами и средствами. На фиг. 7 приве дена струкгурная схема возможной

peàëèçàöèè блока 13 на основе счетчика 47 и памяти 48 микрокоманд. Счетчик 47 — накапливающего типа и йредназначен для естественной адресации микрокоманд, Вход которых формируется I двоичных цифр ча-оо стного;Для упрощения пояснения работы устройства предполагают, что k= 4, m= 1 и

-2< (г< 2. Тогда, как указывалось ранее, ко- 45 личество r сумматоров-вычйтателей 8 равно йяти и общее число формируемых в такте цифр частного I k+m - 5.

Каждый такт начинается с определения . 4-разрядного частного в блоке 4 с погреш- 50 ностью (т. На входы блока 4 (см. фиг. 6) при этом поступает значение (k+1) старших раз рядов делимого (один разряд слева от запятой, остальные справа от запятой) и значение k старших разрядов делителя (все разряды расположены справа от запятой).

Затем 4-разрядное частное, образованное на выходах 26 блока 4, умножается на и-разрядный делитель в блоке 5 умножения, а на счета счетчика соединен с входом 15 синхронизации устройства. В качестве памяти . 48 микрокоманд может быть применена бы- стродействующая поСтоянная память емко.стью 31, где t — число тактов работы 20 устройства. В самом начале работы устройства счетчик 47 устанавливается в некото рое исходное состояние., например сбрасывается в ноль (на фиг. 7 цепь установ- ки счетчика 47 в исходное состояние не по- 25 казана). . Устройство работает следующим образом, Перед началом выполнения собственно деления в регистр 1 делимого и регистр ..2 делителя заносится п-разрядный код де- 30 лимого и и-разрядный код делителя соответственно, счетчик 47 .блока 13 управления

: устайввливается в исходное состояние (делимое загружается в и младших разрядов регистра 1, в старший разряд которото за- 35 писывается ноль), Предполагается, что делимое и делитель — правильные положйтельнйе нормализованные дроби, .

Процесс определения р-разрядного частного состоит из )р/If тактов, в каждОм из 40 выходах 31 вычитателя 7 через время, равное времени Срабатывания первого 6 и второго 7 вычитателей, образуется промежуточное значение остатка, равное .разности"между предыдущим остатком и йолученйым произведением. Положительйый зйак этого промежуточного значения остатка означает, что 4-разрядное частное сформировано либо точно, либо с недостатком. Поэтому в этом случае логический ноль с выхода 19 знакового разряда второго вычитателя 7 настраивает сумматоры-вычита-. тели 81-86 на вычитание соответствующих кратных значений делителя из промежу-. точного значения остатка. а сумматор-вычитатель 39 формйрователя 10 — на сложение.

По комбинации значений знаковых разрядов сумматоров-вычитателей 8>-85 можно судить о разнйце между истинным значением 4-разрядного частного и полученным значением 4-разрядного частного на выходах 26 блока 4 и одновременно определить дополнительную пятую младшую цифру частного в данном такте. Так, например, если значения выходов знакового раз ряда сумматоров-вычитателей 81-85 равны соответственно О, О, 0, 1, 1, то значение

k-разрядного частного, сформированного на выходах 26 блока 4, меньше истинного

k-разрядного частного на единицу младшего разряда (на выходы двух младших разрядов сумматора-вычитателя 39 по линиям связи 21р, 212 подается двоичный код "01", который подсуммируется к Ьразрядйому частному, сформированному в блоке 4), Значение дополнительной цифры частного, которая поступает в формирователь 10 по линии связи 213 и присовокупляется к k-разрядному со стороны самого младшего разряда, равно единице. На выходах 20 формирователя 9 одновременно будет образован унитарный код "000100", по которому в регистр 1 делимого через коммутатор

12 запишется со сдвигом влево на пять разрядов значение остатка с выходов 32з сумматора-вь|читателя 8з. Если же промежуточное значение остатка на выходах 31 второго вычитателя 7 имеет отрицательный знак (т.е. единичное значение сигнала йа выходе 19), то сумматоры-вычитатели 81 85 группы настраиваются на сложение промежуточного значения остатка с кратными делителя, а сумматор-вычитатель

39 формирователя 10 — на вычитание. Если, например, эначейия выходов знаковых разрядов сумматоров-вычитателей 81-8ü равны собтветственно 1. 1, О, О, 0„ то значение

k-разрядного частного., сформированного на выходах 26 блока 4. больше истинного

1783522 к-разрядного частного на две единицы младшего разряда (на входы. двух младших разрядов сумматора-вычитателя 39 no ëèíèAM св зи 21>. 21 подается двоичный код

"10", который вычитается иэ k-разрядного 5

Частного, сформированного в блоке 4). Значение дополнительной цифры частного, ко1 орая поступает в формирователь 10 по линии связи 21з и присовокупляется к k-раз-

Рядному частному со стороны самого млад- 10

Ьего разряда, равно единице.

На выходах 20 формирователя 9 будет йри этом генерироваться код "000100", по которому в регистр 1 делимого через коммутатор 12 запишется значение остатка с вы- 15 кодов 32з сумматора-вычитателя 8з. В конце каждого такта деления 5-разрядное частное записывается в младшие 5 разрядов регистра 3, освобожденные в-результате сдвига в регистре 3 информации на 5 разрядов в сто- 20 рону старших разрядов.

Технико-экономическое преимущество устройства для деления по сравнению с прототипом состоит в повышении быстродействия, так как время выполнения деления двух 25 чисел сокращается на 15-40 в зависимости от разрядности частного и количества получаемых за один такт дополнительных цифр частного.

Формула изобретения

Устройство для деления, содержащее регистры делимого, делителя и частного. блок деления усеченных чисел, формирователь цифр частного, блок умножения, два 35 вычитателя, группу сумматоров-вычитателей, коммутатор и блок управления, причем вход данных устройства соединен с информационными входами первой группы коммутатора и с информационными входами 40 регистра делителя, выходы которого соединены с входами первой группы блока умножения, выходы коммутатора соединены. с информационными входами регистра делимого, выходы старших разрядов которого 45 соединены с входами делимого блока деления усеченных чисел, входы делителя которого соединены с выходами старших разрядов регистра делителя, выходы регистра делимого соединены с входами умень- 50 шаемого первого вычитателя, входы вычитаемого и заема которого соединены с выходами первой и второй rpynn блока умножения соответственно. выходы разности и заема первого вычитателя соединены с входами уменьшаемого и вычитаемого второго вычитателя соответственно, выход знакового разряда которого соединен с управляющим входом формирователя цифр частного и с управляющими входами сумматоров-вычитателей группы, выходы второго вычитателя соединены с входами первого операнда каждого сумматора-вычитателя группы и с информационными входами вто - . рой группы коммутатора, информационные входы остальных групп которого соединены с выходами соответствующих сумматороввычитателей группы, выходы блока деления усеченных чисел соединены с входами второй группы блока умножения и с информационными входами первой группы формирователя цифр частного, выходы ко- торого соединены с информационными входами регистра частного, синхровход которого соединен с входом синхронизации устройства и с синхровходами регистров делимого и делителя и блока управления, первый выход которого соединен с первым:. управляющим входом коммутатора, второй и третий выходы блока управления соедине- . ны с входами разрешения записи регистров делимого и делителя соответственно, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия, в него введен формирователь дополнительных цифр частного и формирователь кратных, информационные входы которого соединены с выходами регистра делителя, входы второго операнда каждого сумматора-вычитателя группы соединены с выходами соответствующей группы формирователя кратных, выход знакового разряда второго вычитателя соединен с первым входом формирователя. дополнительных цифр частного, остальйые входы которого соединенй с выходами знаKoBoI 0 разряда соответствующих сумматоров-вычитателей группы, выходы первой группы формирователя дополнительных цифр частного соединены с информационными входами второй группы формирователя. цифр частного, выходы второй группы формирователя дополнительных цифр частного соединены соответственно с остальными управляющими входами коммутатора, 19!

783522

« ° »

Значение унитарного кода на выходах 20

Значения дололнитель» ных цифр на выходах 21 (20 20 20 20„20 20 .

19 33 33 33 .33„33

21 21 21

««»» «

«е «

«««« ° ° «««««««««««««» «

«\» «««а»м»в

«»««Й«

Значения знаковых разрядов на выходах (входах) О 1 1 ;1 :1 1

О О 1 1 1 1 О О 0 1 1 1

О О 0 О 1

О О О О О 1

0 О О О О О

0,.0 О О О

1 1,0 О Ä 0 О.,1. 1,, 1 0., О. О

1 1 „. 1 1:. О О О

О

О

О

1.

О

О

О

О

1

О

О

О

1

О

О

1 О О

О 1 О

О О l

О. О О

О О О

О О О

0.! 0

0 -О

О 0 О

О. О О

О О

О О

О О

1 О

О 1

О О

О 0

О О

1 О

« ° «»

О

О

О

О

О

О

О

О

1783522

32у 32+ з 5

Составитель А.Жалковский

Техред M,Mîðãåíòàë Корректор Л.Ливринц

Редактор Г.Бельская

Заказ 4516 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4i5

Производственно-издательский комбинат "Патент", г, Ужгород. ул.Гагарина, 101