Устройство для программного управления и контроля

Устройство для программного управления и контроля

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в распределенных сосредоточенных управляющих системах АСУ ТП, использующих программный принцип управления, работающих по модели коллектива вычислителей. Кроме того, оно может использоваться в средствах контроля и отладки сложных управляющих комплексов. Цель изобретения-повышение быстродействия управляющего модуля. Поставленная цель достигается тем, что в устройство для программного управления и контроля дополнительно введены коммутатор управления, регистр сдвига и схема сравнения, а также соответствующие связи между ними. Использование данного устройства позволяет повысить быстродействие в 1,8-7,6 раза. 3 ил. (Л С

СОЮЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (sr>s G 05 В 19/18, 19/08

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4911769/24 (22) 15.02.91 (46) 30.12.92. Бюл. N. 48 (71) Конструкторское бюро электроприборостроения (72) О.А,Лученко, А.В.Бек, M.À.×åðíûøoâ, В.С.Харченко, Г.Н.Тимонькин, П.Е,Марков и

С.Н.Ткаченко (56) Авторское свидетельство СССР

N 1140121, кл.G 06 F 11/00, 1985.

Авторское свидетельство СССР

М 1476465, кл. (3 05 В 19/18. 1989.

Авторское свидетельство СССР

М 1500994, кл. 6 05 B 19/18, 1989. (54) УСТРОЙСТВО ДЛЯ ПРОГРАММНОГО

УПРАВЛЕНИЯ И КОНТРОЛЯ

Изобретение относится к автоматике и вычислительной технике и может быть использовано в распределенных сосредоточенных управляющих системах АСУ ТП, использующих программный принцип управления, работающих по модели "коллек. тива вычислителей". Кроме того, оно может использоваться в средствах контроля и отладки сложных управлляющих комплексов.

Известно программное устройство управления с контролем, содержащее постоянное запом:нающее устройство, регистры адреса и микрокоманд, коммутатор, мультиплексор логических условий, триггер пуска, генератор тактовых импульсов, блок анализа кодов, триггер ошибки и элемент ИЛИ.

Недостатком указанного аналога является низкая производительность функционирования, обусловленная невозможностьюего агрегатирования в управляющую систему.... Ж,, 1784943 А1 (57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано в распределенных сосредоточенных управляющих системах АСУ

ТП, использующих программный принцип управления, работающих по модели "коллектива вычислителей". Кроме того, оно может использоваться в средствах контроля и отладки сложных управляющих комплексов.

Цель изобретения- повышение быстродействия управляющего модуля. Поставленная цель достигается тем, что в устройство для программного управления и контроля дополнительно введены коммутатор управления, регистр сдвига и схема сравнения, а также соответствующие связи между ними, Использование данного устройства позволяет повысить быстродействие в 1,8 — 7,6 раза, 3 ил.

Известно наиболее близкое решение— модуль распределенной системы, содержащее блок памяти микрокоманд для программного управления, регистры адреса и QQ микроопераций, мультиплексоры адреса и ф логических условий, триггеры пуска и ошибки, генератор тактовых импульсов, элементы И, ИЛИ, дешифратор признака и кода модуля, коммутатор, магистральные элементы. Недостатком укаэанного аналога является низкая производительность функционирования, обусловленная последовательной работой модулей в управляющей системе.

В указанной распределенчой системе для программного управления каждый модуль управляет своим обьектом, параллельно с другими модулями. Обьекты управления системы так или иначе связаны между собой и определенным образом мо1784943

3 4 гут влиять на алгоритмы управления друг дульных алгоритмов, используемая в модудруга. При управлении сельносвязанными ле-прототипе процедура организации межобъектами, часто возникает необходимость модульного взаимодействия обусловливает анализа одним управляющим модулем сис- весьма значительные потери во времени ретемы состояния и стадии управления объек- 5 ализации модулем-прототипом алгоритма тов других модулей системы. управления своим объектом, Недостаткомуказанного модуля-прото- . Целью изобретения является повышетипа является низкое, быстродействие, ние быстродействия управляющего модуля. обусловленное низкой производительно- Поставленная цель достигается тем, что с"ею его работы прй необходимости анали- 10 в модульное устройство для программного за им состоянгия объектов управления управленйя и контрбля, содержащее блок gj5fr&x модулей системы.: памяти микрокоманды, регистры адреса и

Такой анализ в системе на основе моду- . микроопераций, мультиплексор логических ля-прототипа осуществляется путем opra- условий, коммутатор адреса, дешифратор, низации специальной процедуры 15 триггер пуска, первый, второй, третий, четмеждумодульного взаимодействия. i-й мо- вертый элементы И, первый и второй эледуль-прототип, которому требуется узнать менты ИЛЙ, магистральный элемент, S-вход состояние обьекта управления J-ro модуля, триггера пуска является входом пуска уст-. получает от него адресный код управления ройства, выход устройства соединен с пер- (АКУ), АКУ вЂ” это адрес МК,с которой. соглас- 20 выми входами nepeoro и второго элементов но состояния J-го модуля, должен продол- И, йервый и второй входы синхронизации жить оаботу!-й модуль. Момент выполнения устройства являются соответственно вторы1-м модулем MK. передачи АКУ l-му модулю " ми входами первого и второго элементов И, определяется программно. Однако, так как выходы которых соедин>ены соответственно йоследовательность выполнения модулями 25 со входами синхронизации регистров мик-:.

МК определяется. не только самой коман- роопераций и адреса, выход поля признака дой, но и, в известной мере, реакцией на МК:: микрокоманды блока памяти микрокоманд объектов управления, сигналами внешних соединен со входом дешифратора; первый логических условий, то момент передачи выход которого соединен с первым прямым

АКУ может программно задаваться только на 30 и вторым ийверсным управляющими входам нды какой-то интервал времени работы i-ro u J-ro . ми коммутатора адреса, вход кода коман ы модулей системы, Таким образом, если i-й устройства является первым информацион(-.й) модуль подошел к моменту приема(пе- ным входом коммутатора адреса, старшие редачи) AKY раньше J-го (i-ro) то он должен разряды выхода которого соединены с соотожидать его готовности. B этом состоянии 35 ветствующими разрядами информационноо>кидания модуль-прототип простаивает, ro входа регистра адреса, второй выхо

П рерывая алгоритмы управления своим объ- дешифратора и выход поля микроопераций . д ектом. Потери времени от таких простоев блока памяти микрокомэнд соединены со-. тем более велики, чем более недетермини- ответственно с младшими и старшиМи разрованы ход реализации системой своего уп- 40 рядами информационного входа регистра равляющего алгоритма, чем большс микроопераций, младшйй разряд выхода задаваемый интервал"временидля процеду- которого соединен с R-входом триггера пусры межмодульного взаимодействия, Весь- кэ, старшие разряды выхода регистра мик- ... ма вероятна, также ситуация, когда i-ому роопераций являются выходом модулю нужна информация о состоянии 45 микроопераций модуля, выход регистра адобъекта управления j-го модуля только при реса соединеи со входом блока памяти микреализации им одной из afiüòåðíàòèBíüiõ рокоманд, выход поля кода логических (расходящихся) ветвей своего алгоритма. условий которого соединен с адресным вхоВ этом случае, если i-й модуль реализует дом мультиплексора логических условий, ветвь своего алгоритма, не требующую АКУ 50 входлогических условий устройства и йыход от j-го модуля, J-й модуль в программно за- младшего разряда поля адреса блока памяданном интервале времени ожидания пере- ти микрокоманд соединены соответственно дачи АКУ вообще прождет готовность i-ro co старшими и младшим разрядами информодуля к приему АКУ напрасно, Причем i-й мационного входа мультиплексора логичемодуль, пока J-й ждет его готовности к при- 55 ских условий, выход которого и выход ему от него АКУ, не может анализировать старших разрядов поля адреса блока памясостояние объекта другого (не j-го) модуля ти микрокоманд соединены соответственно системы. с младшим и старшим разрядами второго

Таким образом, при реалйзацйи в уп- информационноговхода коммутатораэдреравляющей системе сильносвязэнных Мо- саустройства,входмагистральногоэлемен5

1784943

I та соединен.с двунаправленной межмодуль- же МК в блоке памяти соответственного Моной шиной передачи адреса, дополнитель- дуля является ее адрес. Возмо>кность иденно введены коммутатор управления, тификации адерса MK в других модулях регистр сдвига и схема сравнения, причем системы достигается благодаря следующевыход первого элемента И соединен с син- 5 му, Между модулями системы организуется

- хровходом регистра сдвига одного из разря- общая шина передачи адреса текущей MK c дов которого соединен с управляющим межмодульным разделением во времени. входом магистрального элемента, выходы Каждый модуль системй поочередно выдает разрядовсоединеныссоответствующимуп- в эту шину адрес выполняемой им в этом . равляющим входом коммутатора управле- 10 момент МКдля нуждостальныхмодулей синия, вйход старшего разряда регистра стемы,Темодули,которымтребуетсяузнать сдвига соединен такжесо входом младшего стадию управления и состояние "чужого" разряда регистра сдвига, старшйе разряды объекта, выполняют специальную MK. В выхода полей микроопераций и кода логи- формате такой MK предусмотрено поле, опческих условий блока памяти микрокоманд- 15 ределяющее такт работы системы, при котосоединены соответственно с первым вхо- ром в описанной шине передачи адреса . дом схемы сравнния, первый выход которой - будет адрес текущей MK соответствующего соединенс первым входомтретьегоэлемен- модуля. Кроме того, в этой же.МК предуста И, младшие разряды полей микроопера- матривается поле, в котором записывается ций и кода логических Условий блока памяти 20 адрес -"эталон, сравниваемый с адресом из мйкрОкоманд соединены соответственно с межмодульной шины. По результатам этого соответСтвующими информационными вхо- сравнения рассматриваемый модуль может дами коммутатора управления, выход кото- судить о стадии управления соответствую.. рого соединен с управляющим входом щего другого модуля системы. Для более схемы сравнения, двунаправленная шина 25 детального анализа стадии управления и сопередачи адреса является входом-выходом ответственно состояния "чужого" объекта передачи адреса устройства и соединена со может выполняться не одна специальная .вторым информационным входом схемы::. МК, а их последовательность, сравнения, второй выход которой соедийен ;,. Ha фиг.1 приведена функциональная с первым входом четвертого элемента И, 30 схема варианта модульногоустройстав протретий выход дешифратора соедйнен с ин- граммного управления, контроля и отладки; версным с управляющим входом мульти- на фиг,2 —. пример функциональной схемы плексора логических условий и регистра- управляющей системы на базе трех таких микроопераций, со вторыми входами треть- модульных устройств; на фиг.3 — временная егоичетвертогоэлементов.И,выходчетвер- 35 диаграмма работы предлагаемого модультого элемента И и младший разряд выхода ного устройства. . коммутатора адреса соединены соответст-: Устройство (фиг,1) содер>кит блок памявенно с первым и вторым входами первого -и микрокоманд (БПМ) 1 с полями 1.1 приэлемента ИЛИ, выход котоporo соедйнен с . знака микрокоманд (MK), 1.2 младшим разрядом информационного вхо- 40 микроопераций, 1,3 кода ЛУ, 1.4 адреса, реда регистра адреса. выход третьего элемен- гистры 2 адреса, 3 микроопераций, мультита И и предпоследний младший разряд плексор 4 адреса, коммутатеры 5 адреса, 6 выхода коммутатора адреса соединены со - . управления, регистр 7 сдвига, схему 8 сравответственно с первым и вторым входами " нения, дешифратор 9, триггер 10 пуска, первторого элемента ИЛИ, выход которого со- 45 .вый 11, второй 12, третий 13, четвертый 14 единен с предпоследним младшим разря- " элемен-; 17, вход 18 пуска модуля, первый дом информационного входа регистра " 19, второй20входысинхронизациимодуля, адерса, выход регистра адерса, соединен c -. входы 21 кода команды, и 22 ЛУ модуля, информационным входом магистрального : . вход-выход 23 шины передачи адреса, вы- . элемента. - - .. .:,,50 ход 24 микроопераций модуля.

Сущность изобретения состоит в поеы- . Вход 18 пуска модуля является S-вхошении быстродействия путем обеспечения дом триггера 10 пуска, выход которого соево можностианализа модулем состояния и динен с первыми входами первого 11 и стадии управления объектов других моду- второго 12 элеметов И, первый 19 и второй лей системы без вмешательства в их работу.,55 20 входы синхронизации модуля являются

Требуемую информацию о стадии управле- соответственно вторыми входами первого ния и, соо;ветс-:венка, отекущем состоянии 11 и второго 12 элементов И, выходы котообъекта ругого модуля, можно получить, рых соединены соответственно со входами идентиф ;цировas выполняемую этим моду- синхронизации регистров 3 микроопераций лем мик окоманду (МК). Идент;:фикатором и 2 адреса, выход поля 1.1 признака микро1784943

7 8 команды блока 1 памяти MK соединен со операций, с вторыми входами третьего 13 и входом дешифратора 9, первый выход кото- четвертого 14 элементов И, выход четверто рого соединен с первым прямым и вторым: ro элемента И 14 и младших разрядов выхоинверсным управляющими входамй комму- да коммутатора 5 адреса соединены татора 5 адреса, вход 21 кода команды мо- 5 соответственно с первым и вторым входами дуля является первым информационным первого элемента ИЛИ 15, выход которого входом коммутатора 5 адреса, старшие раз- соединен с младшим разрядом информациряды выхода которого соединены с соответ- онного входа регистра 2 адреса, выход ствующими разрядами информационного третьего элемента И 13 и предпоследний входа регистра 2 адреса, второй выход де- 10 младший разряд выхода коммутатора 5 адшифратора 9 и выход поля 1.2 микроопера- реса соединены соответственно с первым и ций БМП 1 соединейы соотве гственно с вторым входами второго элемента ИЛИ 16, младшими и старшими разрядами информа- выход которого соединен с предпогледним ционного входа регистра 3 мйкроопераций, младшим разрядом информационного вхомладший разряд выхбда которого"соединен 15 да регистра 2 адреса, выход регистра 2 адс R-входом триггера 10 пуска, старшие раз- реса. соединен с информационным входом ряды выхода регистра 3 микроопераций яв- магистрального элемента 17. ляются выходом 24 микроопераций модуля, Рассмотрим функциональное назначевь ход регистра 2 адреса соединен со вхо- . ние элементов предлагаемого модульного дом БПМ 1, выход поля 1.3 кода ЛУ которого 20 устройства управления, . соединен с адресным входом мультиплексо- Блок памяти. микрокоманд (БПМ) 1 ра 4ЛУ,-вход 22 ЛУ модуля и выход младше- представляет собой запоминающее устройго разряда:поля 1.4 адреса соединены ство статического типа, информация на высоответственно со старшими "и. младшим ходах которого присутствует в течение всего разрядом информационного входа мульти- 25 времени наличия адреса МК íà его выходе. плексора 4 ЛУ, вьиод которого и выход стар- БПМ 1 предназначен для хранений коivtx разрядов поля адреса БПМ 1 дов MKйймеетчетыревыхода. соединены соответственно с младшими и .С выхода поля 1,1 признака МК считыстаршими разрядами второго йнформаци- вается двухразрядный код, определяющий онного входа коммутатора 5 адреса, выход 30 тип выполняемой МК. магистрального элемента 17. соединен с С выхода поля 1,2 микроопераций счи-двунаправленной межмодульной шийой пе- тывается кбд микроопераций. редачи адреса, выход первого элемента И С выхода поля 1.3 кода ЛУ считывается

11 соединен с синхровкодом регистра 7: код логических условий (ЛУ). сдвига выход t-го разряда и остальйых раз- 35 Прй йыполнейии специальной MK анарядов которого соединены cooTBGTGTBGHHQ лиза состояния другого модуля коды с выхо- . суправляющимвходоммагистралЬногоэле- дов" пблей 1.2 и 1.3 приобретают другое, мента 17 и первыми входами элементов И специальное значение, В старших разрядах коммутатора 6 управления, выход старшего этих полей в специальных МК записывает-. раэряда регистра 7 сдвига соединен также 40 ся адерс-эталон j-rO модуля в сравнении с косо входом младшего разряда регистра 7 торым будет анализироваться состояние j-ro сдвига, старшие разряды выхода йолей 1,2 модуля рассматриваемым, Этот код поступает микроопераций и 1,3 кода ЛУ БПМ 1 соеди- с соответственных разрядов выхода полей 1.2, нены соответственно с первым входом схе- 1.3 йа первый информационный вход схемы 8 мы 8 сравнения, первый выход которой 45 сравнения. В младшихразрядахполей1.2,1.3 соединен с первым входом третьего элемен- формата специальной МКзаписываетсядвоичта И 1.3, младшие разряды полей 1.2 микро- ный коДчисла)(номера модуля системы состоопераций и 1,3 кода ЛУ БПМ 1 соединеньг яниекоторогоанализируется йри выполнении соответственно с вторыми входами элемен- данной специальной MK). тов И коммутатора 6 управления, выход ко- 50 С выхода поля 1.4 адреса БПМ 1 счйтыторого соединен с управляющим входом вается адрес очередной МК команды (два схемы 8 сравнения, двунаправленная шина младших разряда его могут быть модифиципередачи адреса является входом-выходом рованы).

23 передачи адреса модуля и соединена с Регистр 2 адреса предназначен для хравторым информационным входом схемы 8 55 нения адреса очередной МК во время считысравнения, второй выход которого соеди- вания ее из БПМ 1, Запись в регистр 2 нен с первым входом четвертого элемента И осуществляется rto заднему фронту такто14, третий выход дешифратора 9 соединен вого импульса гр, поступающего на синхс инверсными управляющими входами ровход регистра 2 с выхода элемента И 12. мультиплексора 4 ЛУ и регистра 3 микро1784943

Регистр 3 микроопераций предназна- Число элементов И в коммутаторе 6 на едичен для хранения микрооперационного ко- ницу меньше числа модулей в системе. да и считывания его с выхода 24 модуля на . Регистр 7 сдвига предназначен для выобьект управления. Младший разряд реги- деления и различения тактов работы шины стра 3 предназначен для хранения микро- 5 23 передаци адреса системы, Число разряоперации конца работы модуля. Сигнал этой дов регистра 7 оавно числу модулей в сис- . микрооперации поступает на младший раз- теме. Выход последнего разряда регистра 7 ряд информационного выхода регистра 3 со соединен с информационным входом (вховторого выхода дешифратора 9 и считывает- дом младшего разряда) регистра 7. При прися с младшего разряда выхода регистра 3 на 10 ведении модуля в исходное состояние в l-й

R-вход RS-триггера 10 пуска. Запись в ре- разряд регистра 7 записывается "единица" гистр 3 осуществляется по заднему фронту (1-номер соответствующего модуля в систетактового импульса r<, поступающему на ме). (Цепь установки исходного состояния синхровход регистра 3 с выхода элемента И для простоты на фиг.1 условно не показана).

11. При этом на инверсном управляющем 15 Запись и сдвиг "единицы" в регистре 7 провходе регистра 3 должен отсутствовать еди- изводится по заднему фронту тактового им- . ничныйсигнал признака специальной МКс пульса х1 на синхровходе регистра 7 с третьего выхода дешифратора 9. Этот сиг- выхода элемента И 11, "Единица" на )-м нал запрещает запись в регистр 3.:: выходе регистра 7 позволяет идентифициМультиплексор 4 ЛУ ггредназначен для 20 рбватьмоментнахождЕния вобщейсистем- модификации младшего разряда адресного . ной шине 23 передачй адреса адресного кода с выхода поля 1.4 БПМ 1 при еыполне- . кода текущей МК в j-м модуле системы. Кронии модулем MK ветвления, Мультиплексор ме того, "единица", в (-м разряде регистра 7 ,4 осуществляет-передачу на свой выход со служит для разрешенйя передачи в шину 23 своего информационного входа. либо значе- 25 системы адреса текущей МК в рассматривания ЛУ со входа 22 ЛУ модуля (при выполне- - . емом i-м модуле. Сигнал с выхода этого разнии MK ветвления), либо. сигнала младшего. "ряда управляет работой магистрального разряда выхода поля 1.4 адреса БПМ 1 (при элемента 17, который по этому сигналу провыполнении линейной МК).. Сигнал младше- пускает адресный код текущей MK с выхода

ro разряда выхода поля 1.4 БПМ 1 переда- 30 регистра 2 адреса в шийу 2Щ передачи адется на выход мультиплексора 4 ЛУ no . реса. Приотсутствииединичногосигналана нулевому коду с выхода поля 1.4 кода ЛУ. на управляющем входе магистрального элеадресном входе мульти11лексора 4..Мульти-, мейта 17 его выход находится е высокоимплексор 4 ЛУ функционирует только при от- —:. педайсном состоянии, сутствии йа его инверсном управляющем" 35: Схема 8 сравнения предназначена для входе единичного сигнала признака специ-:: сравнейия адреса текущей МК s j-м модуле аленой МК. При таком сигнале на выходе с адресом-эталоном в рассматрйваемом момультиплексора 4ЛУ всегда нулееойсигнал. дуле. Схема 8 как и коммутатор 6 ее упраеКоммутатор5адреса предназйачен для ленйя работает непрерывно, однако коммутации адреса очередной МК; При еди- 40 сигналы на ее выходах .имеют значение ничном сигнале на прямом и инверсном уп-- только при выполнении рассматриваемым раеляющих входах коммутатора 5 на его : модулем специальной МК анализа состоявыходбудет поступать код команды.со ехО- ния j-го модуля. B этом случае на первый да 21 модуля; Если же этот сигнал нулевой, информационный вход схемы 8 поступает то на вход коммутатора 5 будет поступать 45 адрес-эталон с выхода старших разрядов адресный код очередной МК с его вторОго полей 1.2, 1.3. На управляющий и второй информационного входа(т,е. с выхода муль- - информационный входы схемы 8 в момент типлексора 4 ЛУ и старших разрядов выхода нахождения в шине 23 системы адреса текуполя 1.4 адреса БПМ 1), щей МК j-го модуля поступают соответст50 венно единичный сигнал с выхода

Коммутатор 6 управления предназна- коммутатора 6 рассматриваемого модуля и чен для определения момента нахождения: адрес текущей МК с выхода регистра 2 j-го в шине 23 передачи адреса системы адрес- модуля. ного кода текущей MK того модуля, состоя- " Если адрес текущей МК е )-м модуле ние которого. анализируется в модуле 55 большеадреса-эталонаврассматриваемом, рассматриваемом. Сигнал с выхода комму- то схема 8 формирует единичный сигнал на татора 6 принимает участие в работе модуля . своем первом выходе. Если адрес текущей только при выполнении им специальной МК MK в j-м модуле совпадает с адресом-эталоанализа состояния других модулей системы. ном е рассматриваемом, то схема 8 форми1784943

12 рует единичный сигнал на овоем втором вы- . коммутатора 5 адреса. По этому сигналу ходе. Схема 8 сравнения функционирует коммутатор 5 пропускает на информационтолько при наличии единичного сигнала на . ный вход регистра 2 код первой команды со ee управляющем входе с выхода коммутато- входа 21 модуля. ра 6. 5 - Переход модуля в рабочее состояние

Дешифратор 9 предназначен для фор- осуществляется сигналом "Пуск", который в мирования сигналов конца команды, конца . видекороткогоимпульсапоступаетсовхода работы модуля и признака специальной МК 8 модуля на единичный S-вход RS-триггера анализа Состояния j-ro модуля системы.. 10 пуска, Триггер 10 переходит при этом в

Сигйал конца команды формируется на пер- 10 единичйое состояние разрешая прохождевом выходе дешифратора 9 по коду "1,0" на ние тактовых импульсов r> и rg соответстего выходе . Сигнал конца работы модуля . венно с первого 19 и второго 20 выходов формируется на втором выходе дешифрато- синхронизации модуля через элементы И ра 9 по коду "0,1" на его входе. Сигнал при-;: 11, 12. знака специальной МК формируется на 15:С выхода элемента И 11 импульсы третьем выходе дешифратора 9 по коду r> поступаютнасинхровходрегистра 3 мик"1.1" на его входе.: . -, д . - рооперации, куда по их заднему фронту до

RS-триггер 10 пуска предназначен для постуления в модулькода команды будетзапиперевода модуля из исходного состояния в сываться нулевой кодс выхода поля 1.2 БПМ рабочее. Триггер 10 переходиг в едйничное . 20 1 нулевой МК. Кроме того, импульсы r> посостояние по сигналу пуска, поступающемУ -: -. ступают с-выхода элемента И 11 на сийхровв виде импульса на вход 18 модуля (S-вход:: ход регистра 7 сдвига. P г 7 триггера ). нулевое состояние триггер: описанного:ранее алгоритма Своей работы тдвигать единицу изсвоегомлад10 переходит по сигналу конца команды:начинаетдвигать "едини поступающему на его R-вход с выхода млад- 25 шего разряда. При поступлении на вход 21 шего разряда регистра 3 микроопераций кода команды, позаднему.фронтуимпульса

Едйничййй сигнал с выхода RS-триггера 10 т с выхода элеме И 14 разрешает похождение через элементы И ee адреса пе 6 MK выхода элемента этот код в качест ве ад еса первой МК первой команды запи, 12 TBKToablx èéitÓëücoâ 71 и 72 длЯ синх- сываетс 2 П ронизации работы элементов модуля. -.: 30 МК будет лине . 8 1.1, 1.3 сывается в регистр .адреса. Пусть первая

Элементы И 13, 14 служат для запира- этом записань н *

°, удет линейной. полях 1.1, 1.3 при ния сигналов с выхода схемы 8 сравнения. .вом выходе де ф 9 этом записаны нулевые коды. Тогда на пер-.вом выходе дешифраторв 9 сигнал конца команды исчезает, на выходе мультйплексоЭлементы И 13, 14 открываются сигналом . - команды исчеaa т: признйка специальной MK с третьего выхо-..:ра 4 ЛУ поступает и и и .- ра поступает сигнал с младшего разряЭлемейты ИЛИ 15, 16 предназначены . Коммутатор 5 по н л в для модификации двух младших разРядов, первого выхода дешифратора 9 пропускает адреса очередной МК при выполнении мо-.:..— на информационный вход регйстра 2 адрес1-го м дуля. . 40 са БПМ1 и выходамультиплексора4ЛУ. (На "

Рассмотрим работу предлагаемого so- первых входах элемент в ИЛИ 15 16 ду о ус роиства в составе управляю:- лы нулевые;т,к. на входах элементов Й13, щей системы. щей сис ем ., 14 йет единичного сигнала с третьего выхоВ исходном состоянии системы генера- да дешифратора 9). Таким образом, при вытор 25 тактовых импульсов вырабатывается 45 полнейиилийейной МК. ч К д х следовательности сАВМ- полностью определяется адресным кодом с нутыхотносительнодругдругатактовыхим- выхода 1.4 адре а БПМ 1 П у в. е элементы памяти модуля. в тактовому импульсу t, в регистр 3 с выхода исходном состоянии; кроме регистра 7сдви- noni 1, BllM 1 выходов Rol18N БПМ I считывается MK c полеи считы аетс с гр в регистр записывается адрес очередтолько младший разряд поля 1.1 признака 55. еа„из ет реализуется модулем также как и линейная

"0 1" с выхода nîéÿ 1 1 ВПМ 1 ешиф ато

9 формирует на csoeM первом выхо e e и- р шем разряде поля 1,4 адреса ПМ 1 в ничный сигнал конца команды, который поступает на управляющие входы ветвления всегда "ноль", а в поле . ко

1784943 того ЛУ, которое проверяется при данном 17 j-го.модуля, Возможны следующие вэриветвлении алгоритма работы модуля. Этот анты модификации адреса МК, следующей код ЛУ поступает на адресный вход мульти- за специальной МК. плексора 4 ЛУ. Мультиплексор 4 по этому 1). Модификация адреса производится, коду пропускает на свой выход в качестве 5 если адрес текущей МК в j-м модуле больше младшего разряда адреса очередной MK . или равенадресу-эталойувмодуле.анализисигнал требуемого ЛУ со входа 22 ЛУ моду- рующем состоянйе J-го модуля. В этом слуля. чае последние два разряда адреса

Выполнение модулем остальных линей- специальной МК программируютСя нулевыных МК и MK ветвления аналогично рвали- 10 ми, т.е. на вторых входах элементов ИЛИ 15, зации МК, описанных выше.; 16 при выполнении специальной МКаналиНезависимо от того какая MK реализу- за состояния J-го модуля будут нулевые сигетсяв1-ммодуле,припоявлениипозаднему налы, Сигнал признака специальной MK фронту очередного импульса т1 íà I-м вьхо- третьего выхода.дешифратора 9 открывает де регистра 7 единичного сигнала открыва- 15 элементы И 13, 14 для обоих сигналов с ется магистральный элемент 17 и адрес выходов схемы 8 сравнения. Таким обраочередной МК, реализуемой в l-м модуле, с зом . а) если текущий адрес в )-м модуле выхода регистра 2 поступает в шину переда- " будет меньше адреса-эталона, то младшие чи адреса системы. По очередному тактово-: разряды адреса очередной МК в рассматриму импульсу . r> регистр 7 сдвигает 20 ваемом модуле тоже будут нулевыми, и по

"единицу" в (i+1)-й разряд, магистральный очередному импульсу rj в регистр 2 запиэлемент 17 закрывается., " шется немодифицированный адрес с выхоПри необходимости (-му модулю про- да поля 1.4 БПМ 1(им может быть снова MK анализировать для продолжения своей ра- анализа состояния)-го модуля); б) если сравботы состояние )-го модуля он .реализует 25 ниваемые адреса в схеме 8 совпадут, то специальную МК анализа адреса очередной младший разряд адреса очередной МК в

MK в J-oM модуле. В поле 1.1 этой МК запи- рассматриваемом модуле модифицируется сан код "1.1", по которому возбуждается. из нулевого в единичный, по очередному третий выходдешифратора 9. Сигнал с этого импульсу г2 в регистр 2 запишется адрес на выхода запрещает работу мультиплексора 4. 30 единицу больший адреса записанного в поЛУ и регистра 3 микроопераций. Таким об-. ле 1.4 адреса специальной МК; в) если адрес разом при выполнении специальной MK текущей MK J-го модуля больше адреса этамладший разряд адресного кода на выходе лона, То модифицируется предпоследний коммутатора 5 адреса всегда будет нуле- младший разряд адреса, в регистр 2 nooseвым, а в регистр 3 запись с выхода поля 1.2 35 редному импульсу tz запишется адрес на микроопераций не происходит, Поля.1.2 и . два б;,льш::..й адреса, записанного в поле 1.4

1;3 в формате специальной МК обьединяют- адреса сп циальной MK. ся(значение разрядов этого объединенного 2). Модификация адреса производится поля см. в разделе статики). С выхода этого только если адрес текущей МК в j-м модуле поля на первый вход схемы 8 сравнения 40 созпад: ет" адресом-эталоном в рассматрипоступает адресный код-эталон, который,ваемом. Модификация предпоследнего должен быть сравнен с текущим адресом . млэдшегэ разряда адреса о очередной MK . МК,выполняемой j-м модулем. На, вторые элементом ИЛИ 16 исключается тем, что входы элементов И коммутатора 6 поступа- предпоследний младший разряд адреса ет унитарный код j-го модуля ("единица" в 45 специ;.льной MK при таком варианте анали)-м разряде). По этому коду коммутатор .6 зэ со таяния j-го модуля программируется формирует на своем выходе единичный сиг- единичным. нал только при единичном сигнале Hà j-и . 3). Модификация адреса специальной выходе регистра 7 сдвига. При единичном . МК происходит если адрес текущей МК j-го сигнале на j-x выходах регистров 7 сдвига 50 модуля большеадреса-эталона в рассматримодулей системы магистральный элемент ваемом. В этом случае единичным програм17 открыт только в J-м модуле. Таким обра- мируется младший разряд адреса в поле 1.4 зом коммутатор 6 при выполнении специ- специальной МК. Модификация адреса элеэльной МК анализа состояния j-ro модуля ментом ИЛИ 15 благодаря этому исключэетформирует единичный сигнал, разрешаю- 55 ся, щий работу схемы 8 срэвнния, только при При выполнении модулем последней наличии на втором информационном входе MK команды с выхода поля 1,1 БПМ 1 считысхемы 8 адресного кода текущей МК в j-м вается код "1,0", по которомудешифратор 9 модуле с выхода магистрального элемента формирует на своем первом выходе сигнал

1784943

16 конца команды. flo этому сигналу коммута- с R-входом триггера пуска, старшие разряды. тор 5 адреса пропускает на вход регистра 2 выхода регистра микроопераций являются. в качестве адреса очередной MK код новой выходом микроопераций устройства, выход . команды со входа 21 кода команды модуля. регистра адерса соединен с входом блока

Если код новой команды еще не поступал, 5 памяти микрокоманд; выход поля кодалогито в регистр 2 по очередному ймпульсу ческихуСловий которого соединен с адрес-.

tz запишется нулевой код и модуль перей- - ным входом мультиплексора логических: дет в исходное состояние ожиданйя кода условий, выходлогических.условий устрой команды: .: ..::::: ". .. ства и выход младшего Разряда поля адреса.

При- выполнении модулем поСледней 10 блока памяти микрокоманд соединены соMK последней команды с выхода поля 1.1: ответственйо Со старшими и младшими разБПМ 1 считывается код "0,1", по которому рядами информационного входа дешифратор 9 формирует на своем втором" мультиплексора логических условий, выход выходе сйгнал конца работы, По бчередно - которого и"выход старших разрядов поля: му импульсу г в регистр 3 микроопераций 15 адреса блока памяти микрокомандсоедине-: записывается последнйй микрооперацион- . ны соответСтвенно с младшим и старшими ный код и сигнал конца работы Со второго разрядами второго информационного входа выхода дешифратора 9. Затем, с выхода pe-.: коммУ1 атора адреса, выход магистрального гистра 3 последний микрооперационный элемента соедийен с:двунаправленно код считывается на выход 24 микроопера- 20 модульной шиной передачи адреса устройций модуля, а сигнал конца работы обйуляет" . ства, 6тii"è ÷ а ю ще е с я тем; что, с целью

RS-триггер 10 пуска, Элементы И 11, 12 за--" повйшения быстродействия, дополнитель. дуль не попадают, модуль заканчивает., relict Ð сдвига и схему cpasHeHina, причем

Ф о р м у л а и з о б р е т е н и я- .::- .. . ". " Ровходом регистра сдвига, выход одного"из устройство для программйого упpaeije- . РазР@ов соедийен с yïðàâëÿéùèì входом ния и контроля, содержащее блок йамяти "- магистрального элемента, а выходы остальмйкрокоманд, регистры адреса и мик раций мультиплексор логических условий, 30 щим" управЖю цим входом коммутатора коммутатор адреса, дешифратор, трйггер упРавления; выход старшего разряда регипуска, первый, второй, третий; четвертый стРа сдвйга соедйнен также со входом млад элементы И, первый и второй злемеиты шего разряда регистра. сдвига;- старшие .

ЙЛИ, магистральный элемент, S-вход"триг- Разряды выхода полей микроопераций и когера пуска является входом пуСка "устройст-. 35 да логических условий блока ггамяти микро - ." .ва, выход триггера пуска" соединен с: — Команд соединены соответственно с первыми входами первого и второго эле- первым входом схемы сравненйя, первый ментов И,.первый и второй входы синхрони- выход кот зации устройства являются соответственно ", третьего элемента И; младшие разряды по- . вторыми входами первого и второго элемен- 40 лей микроопераций и кода логических усло- . тов И, выходы которых соединены"соответ- вий блока йамяти микрокоманд соединены ственно с- входами сйнхронизации- соответствейно с соответСтвующими ин- регйстров микроопераций и адреса; выход Формационййми"входами коммутатора уп - поля признака микрокоманды блока памяти . Равлейия, выход- которого соединен:с микрокоманд соединен с входом дешифра- 45 УпРавляФщим входом схемы сравнения, тора, первйй выход которого соединен с Авунаправленнаяшинапередзчиадресаяь- первым прямьм и вторым инверсным уп- ляетсявход6м-выходомпередачиадресауСравляющими входами коммутатора адреса, tpойства" и соедийена c вторым,. вход кода команды устройства является информационным входом схемысравйения, первым информационным входом коммута- 50 второй выход которой" соедийен с первым тора адреса, старшие разрядИ выхода кото- входом четвертого элемента И, третии вы- рого соединены с соответствующими: ход дeшифpaтopа соединен с инверсными разрядами йнформацйонного-входа регист- " управля ощими:входами мультиплексора ра адреса, в горой выход дешифратора и вы- логических условий и региСтра микроопера: ход ноля микроопераций блока памяти 55 ций,"с вторыми входами третьегои четвермикрокоманд соединены" соответствейно с того элементов И, выход- четвертого .младшим и стафними разрядами информа- элемента И и младший разряд выхода комму цибнного входа регистра микроопераций, »тора адреса Соединены соответствейно с . младший разряд выхода которого соединен первым g вторым входами первого элемента

ИЛИ, выход которого соединен с младшим

1784943

18 разрядом информационного входа регистра адреса, выход третьего элемента И и предпоследний младший разряд выхода коммутатора адреса соединены соответственно с первым и вторым входами второго элемента 5

ИЛИ, выход которого соединен с предпоследним младшим разрядом информационного входа регистра адреса, выход регистра адреса соединен с информационным входом магистрального элемента, 1784943

Редактор

Заказ 4363 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

19

5 t а

7.

92

93 б

72

10 — Чбык