Устройство для отсчета времени

Устройство для отсчета времени

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и предназначено для непрерывного отсчета астрономического времени (функция Часы), для фиксации заранее заданного момента времени (функция Компаратор), для измерения истекшего времени работы процессора (функция Таймер процессора) и для формирования продвигающих ии/пульсов с заданной частотой следования, предназначенных для продвижения интервального таймера, и может быть применено в ЭВМ любого класса, например в ЕС ЭВМ, а также в мультипроцессорных системах. Цель изобретения - повышение полноты контроля. Поставленная цель достигается благодаря тому, что в устройство, содержащее буферный регистр, буферную память, узел счета, элемента свертки по модулю два, элемент ИЛИ, узел состояний, блок управления внешним обменом , первый узел сравнения, блок формирования контрольных разрядов, блок внутреннего управления, регистр контрольных разрядов, первый блок памяти информационных разрядов, первый блок памяти контрольных разрядов, блок элементов свертки по модулю два. дополнительно введены второй узел сравнения, блок фиксации ошибок, второй блок памяти информационных разрядов, второй блок блок памяти информационных разрядов, второй блок памяти контрольных разрядов, элемент свертки по модулю два с новыми связями. Устройство обеспечивает восстановление данных счета с сохранением точности счета устройства при искажении данных помехами . 13 ил. НЈ 45 сл с VI 00 4 Ю СЛ О

COIO3 СОВЕТСКИХ

СОЦИАЛ ИСТИЧ Е СКИХ

РЕСПУБЛИК (я)5 G 06 F 1/14

ГОСУДАРСТВЕННОГ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССP) ОПИСАНИЕ ИЗОбРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

I (21) 4862652/24 (22) 29.08.90 (46) 30.12,92. Бюл, N 48 (71) Научно-исследовательский институт электронных вычислительных машин (72) А.П. Кондратьев. А.А. Самусев, Г.Г. Солонович и A.Â. Яковлев (56) Авторское свидетельство СССР

М 1596976, кл. G 06 F 1/04, 1988. . Процессор EC.2130, Техническое описание, Ч. l. Общие сведения. Приложение 9 (лист 55 — 67, рис. 53-65), 1989. (54) УСТРОЙСТВО ДЛЯ ОТСЧЕТА ВРЕМЕНИ (57) Изобретение относится к области вы числительной техники и предназначено для непрерывного отсчета астрономического времени (функция "Часы" ), дня фиксации заранее заданного момента времени (функция

"Компаратор"). для измерения истекшего времени работы процессора(функция "Таймер процессора") и для формирования продвигающих импульсов с заданной частотой следования, предназначенных для продвижения интервального таймера, и может

Изобретение относится к области вычислительной техники и предназначено для непрерывного отсчета астрономического времени (функция часов), для фиксации заранее заданн но момента времени (функция компаратора), дпя измерения истекшего времени работы процессора (функция таймера процессора) и для формирования продвигающих импульсов с заданной частотой следования, предназначенных дпя продви„„ Ц„„1784959 А1 быть применено в ЭВМ любого класса, например в ЕС ЭВМ, а также в мультипроцессорных системах. Цель изобретения— повышение полноты контроля. Поставленная цель достигается благодаря тому, что в устройство, содержащее буферный регистр, буферную память, узел счета, элемента свертки по модулю два, элемент ИЛИ, узел состояний, блок управления внешним обменом, первый узел сравнения, блок формирования контрольных разрядов, блок внутреннего управления, регистр контрольных разрядов, первый блок памяти информационных разрядов, первый блок памяти контрольных разрядов, блок элементов свертки по модулю два. дополнительно введены второй узел сравнения, блок фиксации ошибок, второй блок памяти информационных разрядов, второй блок блок памяти информационных разрядов, второй блок памяти контрольных разрядов, элемент свертки по модулю два с новыми связями, Устройство обеспечивает восстановление данных счета с сохранением точности счета устройства при искажении данных помехами. 13 ил. жения интервального таймера, и может быть применено в ЭВМ любого класса, например в ЕС ЭВМ, а также в мультипроцессорных системах.

Цель изобретения — повышение полноты контроля устройства.

На фиг. 1 изображена структурная схема устройства; на фиг. 2 — структурная схема блока управления внешним обменом устройства; на фиг. 3 — функциональная схема

1784959

5 б

20

30

50 узла формирования управляющих сигналов, используемого в блоке управления внешним обменом; на фиг. 4 — функциональная схема узла фиксация входных и выходных управляющих сигналов, используемого в блоке управления внешним обменом; на фиг. 5 — функциональная схема узла сравнения, используемого в блоке управления внешним обменом; на фиг. 6 — структурная схема блока внутреннего управления устройства," на фиг; 7 — фун кциойал ьная схема узла формирования адресных сигналов, используемого в блоке внутреннего управления; на фиг. 8 — функциональная схема блока фиксации ошибок устройства; на фиг, 9 — функциональная схема узла счета устройства, на фиг. 10- функциональная схема узла состояний устройства; на фиг, 11 — функциональная схема узла формирования контрольных сигналов; на фиг, 12, 13 — таблицы кодировки элементов 214, 215, ПЗУ, используемых в блоке формирования контрольных разрядов, Устройство содержит буферный регистр 1, элемент свертки 2 по модулю два, элемент ИЛИ 3, узел 4 состояний устройства, блок 5.управления внешним обменом устройства, буферную память.6, регистр 7 информационных разрядов, регистр 8 контральных разрядов, первый блок 9 памяти информационных разрядов, второй блок 10 памяти информационных разрядов, блок 11 элементов свертки по модулю два; первый блбк 12 памяти контрольных разрядов, второй блок 13 памяти контрольных разрядов узел 14 счета устройства, блок 15 формирования контрольных разрядов, сбответственно первый и второй узлы сравнения 16, 17, блок 18 фиксации ошибок устройства, блок

19 внутреннего управления, буферные регистры 20 информационных разрядов и буферные регистры 21 KQHTpîëüéûõ разрядов в буферной памяти 6, элемент свертки по модулю два 22, первый вход/выход 23 информационных разрядов устройства буферной памяти 6, первый вход/выход 24 контрольных разрядов устройства и буферной памяти 6, вход 25 контрольного разряда регистра 1, выход элемента 2, вход 26 информационных разрядов регистра 1, выход узла 4, вход элемента 2, разряды 27 формирования запроса на обслуживание выхода

26, вход элемента 3, выход 28 элемента 3, выход запроса на обслуживание устройства, первый вход 29 синхронизации устройства и блока 5, вход синхронизации буферной памяти 6, второй вход 30 синхронизации устройства, вход синхронизации блоков и узлов 4. 18, 19, первый выход 31 блока 5, выход 32 состояния устройства вместе с конкретным разрядом, первый управляющий вход 33 буферной памяти 6. управляющий вход 34 буферного регистра 1, четвертый выход 35 блока 5, выход 36 переноса узла 14, выход 37 готовности (завершения) операции внешнего обмена (ГОП) устройства, третий вход 38 синхронизации устройства, вход 39 задания операции внешнего обмена устройства, вход 40 задания начальных условий устройства, шестой выход 41 блока 5, первый управляющий выход 42 блока 19, управляющий вход 43 узла

4, соответствующие разряды выходы 42, управляющий вход 44 блока 5, вход 45 фиксируемых состояний узла 4, вход 46 фиксируемых ошибок узла 4, второй вход/выход 47 информационных разрядов памяти 6, выход 48 регистра 7, выход 49 блоков 9, 10, третий управляющий вход узла

14, вход 51 переносов блока 15, первый управляющий вход 52 блока 15, второй управляющий вход 53 блока 15, первый выход"54 контрольных разрядов блока 15, первый адресный выход 55 блока 19, второй выход 56 блока 18, вход 57 сброса ошибки команд. обмена устройства, вь1ход 58 ошибки команды .обмена устройства;: первый управляющий вход 59 узла 14, второй управляющий вход 60 блока 18, первый вход 61 фиксации ошибок блока 18, второй вход 62 фиксации ошибок блока 18, четверый выход 63 блока

18, младшие разряды второго входа/выхода

64 контрольных разрядов буферной памяти

6, выход 65 регистра 8, выход 66 блоков 12, 13, второй адресный выход 67 блока 19, третий адресный выход 68 блока 19, второй управляющий выход 69 блока 19, третий управляющий выход 70 блока 19, четвертый управляющий выход 71 блока 19, пятый управляющий выход 72 блока 19. управляющий вход 73 блока 19, вход 74 синхронизации регистров 7, 8, второй вход

75 синхронизации блока 5, вход 76 синхр . низации узла 14, вход 77 задающего генератора импульсов отсчета устройства и блока

19. третий выход 78 контрольного разряда узла 15, четвертый выход 79 контрольного разряда 15

Блок 5 управления внешним обменом (фиг. 2) содержит узел 80 формирования управляющих сигналов, узел 81 фиксации входных и выходных управляющих сигналов. узел 82 сравнения, третий выход 83 узла 81, третий вход узла 80, четвертый вы- ход 84 узла 81, четвертый вход узла.80, пятый выход 85 узла 81, пятый вход узла 80, первый выход 86 узла 76. вход завершения операции узла 77, (ЗАВОП 1, если операция внешнего обмена завершена), шестой вход

87 узла 80. вход 88 задания начальных усло1784959

20

35

50 вий узла 81, седьмой вход 89 узла 80. второй вход 90 синхронизации узла 81, выход 91 адресных сигналов узла 81, восьмой управляющий вход 92 узла,80, первый управляющий вход 93 узла 82, девятый вход 94 узла

80, второй 95 информационный вход узла

82, второй выход 96 узла 80, первый выход

97 узла 81, первый вход узла 80, группа разрядов 98 выхода ЗЗ, группа разрядов 99 выхода 33, второй выход 100 узла 81, второй вход узла 76.

Узел 80 формирования управляющих сигналов (фиг. 3) содержит элемент И 101, триггер 102, элемент И-Н Е 103, триггер 104, элемент И-ИЛИ 105, элемент И-НЕ 106, элемент И-НЕ 107, элемент ЗИ вЂ” ИЛИ 108,,элемент ИЛИ 109, элемент И в 110, элементы И 111, триггер 112, элементы 2И-ИЛИ

113, элементы НЕ 114.

Узел 81 содержит триггер 115, элементы

И 116, элементы И вЂ” НЕ 117, триггер 118, элемент И 119., регистры 120, 121, элемент

И-НЕ 122, элементы НЕ 123, 124 с парафазными выходами, разряд 125 входа 39; соответствующий сигналу РМК/42/и = 1 в тот момент когда на входах 23, 24 (фиг. 1) устанавливается информация для записи в память 6, разряд 126 входа 39, соответствующий сигналу РМК/42 = 1, в тот момент, когда микропрограмма задана операция внешнего обмена — запись данных через входы 23, 24 в память 6 и далее через регистры 7, 8 в блоки 9, 10, 12, 13.

Узел сравнения 82 содержит элемент

ЗИ вЂ” ИЛИ 127, триггер 128. Блок внутреннего управления 19 содержит элементы И 129, 130, коммутатор 131, узел 1.32 формирования адресных сигналов, соответственно первый и второй дешифраторы 133. 134, выходы 135, 136, 137 дешифратора 134, на которых формируются сигналы 40 = 1

{КМ=1, ТП=1) при установке на входе 55 кода, соотвегствующего адресу хранения значения часов (компаратора, таймера процессора), информационный вход 138 дешифратора 133, на выходах которого формируются сигналы Ц1=1 или Ц2=1 или

Ц4=1 при установке соответствующего значения кода на входе 138, инверсный выход

139 дешифратора 133 относительно сигнала

Ц1, 140-147 — соответственно первый восьмой управляющие выходы узла 132, Узел 132 содержит элемент НЕ 148, элемент И 149, элемент И-НЕ 150, элемент

2И-ИЛИ-l-IE 151, элементы И 152, элементы ИЛИ-НЕ 153, элемент 2И-ИЛИ вЂ” НЕ 154, счетчики 155, 156, 157, элемент НЕ 158, триггер 159, элемент lfl — НЕ 160, счетный триггер 161, элемент И 162. триггеры 163, 164, элементы И 165, 166, элемент HE 167 с парафазными выходами, прямой выход 168 триггера 163, инверсный выход 169 триггера

163, выход 170 триггера 164.

Блок 18 содержит триггеры 171, 172, 173, элемент ИЛИ 174, элементы И 175, триггер 176, элемент И-НЕ 177, триггеры

178, 179, элементы ИЛИ 180, элемент И 181, элемент И 182. регистр 183, оперативное запоминающее устройство (ОЗУ) 184, элемент И 185, элемент 4И-ИЛИ 186.

Узел 14 (фиг. 9) содержит постоянные запоминающие устройства (ПЗУ) 187, элемент И вЂ” НЕ 188, элементы И 189, элемент

И вЂ” НЕ 190, элемент И вЂ” НЕ 191, дешифратор

192 кода 1100 на разрядах /S/»/ входа 49,элемент 2И-ИЛИ 193, элементы И-НЕ 194, элемент 2И вЂ” ИЛИ 195, дешифраторы 196 кодов 1110, 1101, 1111, элементы 2И-НЕ 197, триггер 198, выход 199 триггера 198, один из разрядов выхода 36 (соответствует сигналу..

ПЕР1 — переносу в 1-й байт узла 14), разряд

200 выхода 36, соответствующий сигналу

СИТ(СИТ = 1 в первом цикле модификации интервального таймера, если на разрядах

/4/7/ входа 49 установлен код 1100 и установилась единица на прямом выходе элемента И 190), разряд 201 вывода 36, соответствующий сигналу СИТ (инверсии сигнала СИТ). разряд 202 выхода 36, соот-. ветствующий сигналу ПЕРО (инверсий сигнала ПЕРО), разряд 204 выхода 36, соответствующий сигналу ПЕР1 (инверсии сигнала — П Е Р1), разряд 205 выхода 36, соответствующий сигналу ПЕР11 — переносу . из старшего байта узла 14.

Узел 4 (фиг. 10) содержит триггеры 206, 207, элементы И-НЕ 208, элементы И-НЕ

209, элементы И 210, 211, триггер 212, элемент НЕ 213.

Блок 15 (фиг, 11) содержит элементы

ПЗУ 214, 215, элемент И вЂ” НЕ 216, элемент И

217. 218, элементы 2И вЂ” ИЛИ 219, элементы

4И вЂ” ИЛИ 220, 221.

На фиг, 1 в регистре 1 используе гся буквенное обозначение "К", обозначающее контрольный разряд регистра 1, На фиг, 2, фиг. 3 используются обозначения сигналов СБРОС (на выходе 31 блока

5узла80), ЕРД(на выходе98узла80), ЯРД (на выходе 3 блока 5 и узла 80). Знак "—" означает, что сигнал является активным для элементов ЭСЛ вЂ” технологии при его значении, равном логической единице. Использование для реализации конкретного примера устройства элементов ЭСЛ вЂ” технологии не является необходимым, Возможно использование любой элементной базы для построения устройства.

Сигнал СБРОС принимает значение

СБРОС = 1 в момент записи байта состояния

1784959 с выхода 26 (фиг. 1} в регистр 1 одновременно с записью последних m бит информации со входа 47 в буферную память 6. Состояние ми группы разрядов, который записывается 35 одновременно во все соответствующие регистры 20, 21 (см. логику узла 80). При этом в регистр 1 осуществляется запись кода со входов 25. 26 и на выходах 32 устайавлиоа40 ется высокоимпедансное (третье) состояние благодаря управлени® сигналом ДЕЗРД =

0 (см. фиг. 3), подаваемым через выход 34 вместе с сигналом ЕРД4 (с четвертого разряда выхода 79).

Сигнал ДЕ1РД также является многоразрядным (4 бита). Этот сигнал используется для передачи информации, записанной в буферной памяти 6, на выходы 23, 24 и выходы 47, 64, 79 путем отключения высокоимпедансного (третьего) состояййя только 50 одной пары регистров 20. 21 (для передачи информации на выходы 47, 64, 79 поочередно путем установки логической единицы на время действия синхросигнала СИЗ пооче.редно на разрядах выхода 99 начиная с первого и кончая четвертым (см. нумерацию разрядов вьгхода 99 на фиг. 3), Для передачи информации из всех регистров 20, 21, а также из регистра 1 на выходы 23, 24. 32 логическая единица формируется сразу на всех

СБРОС - 1 удерживается в течение действия импульсов синхронизации С2, С1, 5

С2 (С1, С2-С1) на разрядах входа 29. Сигнал ЕРД вЂ” векторный (например. 4-х битовый) (см. фиг. 3). Биты сигнала — ЕРД /1/4/ (см. фиг, 3) принимают значение логической

* единицы на время наименьшее, чем время 10 действия синхроимпульсов С2-С1 поочередно, начиная с 1-ro разряда и кончая 4-м разрядом выхода 98(см, нумерацию разрядов выхода 98 на фиг, 3), Для конкретного случая, когда разрядность информации, пе- 15 редаваемый через память 6; равна 52 бита, а разрядность входа 47 равна m = 16 бит, обеспечивается соответствующая очередность адресации и записи (под действием сигналов ЕРД =- 1) одной из 4-х пар буфер- 20 ных регистров 20, 21, начиная с крайних правых (верхних на фиг. 1) йар, разрядностью соответственно 4 и 1 и кончая крайними левыми (нижними на фиг, 1) парами в регистре 1 разрядностью соответственно 25

16, 12 и 7. Описанная очередность записи в регистры 20, 21 может осуществиться как со оходов 47, 64. 79, так и со оходов 23, 24 (в зависимости от конкретной реализации управления (блока 5). 30

В заявочных материалах описан частный случай реализации блока 5, при кото-ром на входы 23, 24 подается сразу весь

52-разрядный код с контрольными разрядаразрядах выхода 99 и на выходе элемента

105 узла 80 (см, логику работы узла 80 на фиг, 3), Направление передачи и записи информации в память 6 задается сигналом ЯРД.

При ЯРД = 1 обеспечивается передача в запись информации со входов 23, 24 в буферную память и передачи информации иэ регистров 20, 21 на выходы 47, 64, 79. При

$РД = 0 обеспечивается передачи и запись информации со входов 47. 64, 79 в соответствующие пары регистров 20, 21;

На фиг. 3-11 используются следующие буквенные обозначения сигналов;

С1, С2 — синхросигналы, периодически и поочередно формируемые на соответствующих разрядах входа 29, СИ1, СИ2, СИЗ вЂ” синхросигналы, периодически и поочередно формируемые на соотоетствующих разрядах входа 30, ТТ4 — С2, ТИ3 — С2, ТИ2 С2, ТТ2 — С1, ТТ5 — С1 — синхросигйалы центрального процессора (ЦП) электронной вычислительной машины ЕС 1130 (частный случай использо- вания устройства), РТИ26, РТИ1П1. ТРСК вЂ” ЦП, ПРМРД, ИНДРД, БЛК „ШД.— сигналы состояния ЦП

ЭВМ ЕС 1130, которые влияют на функционирование устройства (частный случай иси ол ьзо ва н и я устройства), РМК/42/и, РМК/42/, МОТМ, МОКМ, МО4С вЂ” сигналы, состояния которых определяют операцию внешнего обмена (-МО). При PMK/42/п=1, РМК/42/=1 и единичном состоянии одного иэ сигналов

МО1М, МОКМ, МОЧС осуществляется операция внешнего обмена, в результате которой через буферную память 6 и регистры 7, 8 о блоки памяти 9, 10, 12, 13 по соответствующему адресу записывается новая информация, устанавливаемая на входах 23, 24 (операция записи), При

PMK/42/п=0, РМК/42/=0 единйчном состоянии одного "иэ сигналов МО1М

МОКМ, МОЧС осуществляется операция внешнего обмена, в результате которой информация считывается иэ блоков памяти 9, 12 или 10, 13. записывается в буферную память 6 и передается на выходы 23, 24 (операция чтения). При этом информация с выходов 25, 26 записывается о регис1р 1 и передается на выходы 32. При отсутствии операций внешнего обмена сигналы

МОТМ, МОКМ, МОЧС находятся о нулевом состоянии. Адрес блоков памяти 9, 12 или

10, 13, по которому осуществляется запись новой информации или чтение по соответствующей операции внешнего обмена опреI дел яется логической единицей соответствующего сигнала: МОЧС =- (ча1784959

МОТМ = 1 внешнего обмена (ГОП = 1) после завершения операции внешнего обмена и удержива- 5 сы), МОКМ = 1 (компаратор), (таймер и роцессора), ГОП вЂ” сигнал готовности операции ется с момента окончания синхроимпульса

ТТ4 — С2 до момента окончания следующего синхроимпульса ТТЧ-Ч2), — ГОП вЂ” инверсия сигнала ГОП, — ЗП - сигнал, задающий (при ЗП=1) режим записи в узле 80, — ЧТ вЂ” сигнал, задающий (при ЧТ = 1) режим чтения в узле 80, — ЗПБП вЂ” сигнал, определяющий (при

ЗПБП = 1) момент записи новой (внешней) информации в буферную память при операции записи, поступающей. по входам/выходам 23 и 24 устройства, . — МОП вЂ” сигнал, подтверждающий (при

МОП = 1), что в устройстве задана операция внешнего обмена; —.ЗАВОП вЂ” сигнал, формируемый (ЗАВОП = 1) после завершения операции внешнего обмена в устройстве (сигнал ГОП подтверждает не только завершение операции внешнего обмена, но и готовность устройства для новой операции внешнего обмена), ЧСОП, КМОП; ТПОП вЂ” сигналы, соответствующие перед запомненным сигналам соответственно МОЧС, МОКМ, МОТМ, ЦС, KM., ТП вЂ” сигналы дешифрации кода адреса, устанавливаемого на выходе

55, соответствующие адресу соответственно часов, компаратора, таймера процессора (значение сигналов. соответствующее логической единице. доявляется периодически каждую микросекунду на время 5 ТЦ, где ТЦ вЂ” длительность одного рабочего цикла устройства, равная времени действия трех GMHхросигналов С1, С2, С1.(С2, С1, С2) на входе 29,.или синхросигналов СИ1, СИ2, СИЗ на входе 30, Ц1, Ц2, ЦЗ, Ц4 -- сигналы дешифрации кода адреса чтения из блоков памяти 9;

13 или 10, 12, формируемого на выходах дешифратора 133 узла 19 (эти сигналы соответствуют .1-му, 2-му, 3-му и 4-му рабочим циклам устройства и появляются (равны логической единице) периодически три раза в одну микросекунду в момент действия синхросигнала СИ1 с интервалом 5ТЦ, длительностью равной 1-ТЦ, Ц1, Ц5 — сигналы, представляющие собой инверсию сигналов Ц1, Ц5, Ц5С, Ц5С вЂ” сигналы, соответствующие перезапомненным. (смещенным) сигналам соответственно Ц5, Ц5 (т.е. сигналы лог. 1

55 и лог. О), появляются с задержкой, начиная с действия синхросигнала — СИЗ), СЗП вЂ” сигнал (лог,1). определяющий интервал времени. в течение которого осу- ществляется перезапись информации из буферной памяти 6 в блоки памяти 9, 12 или

10, 13, СЗП вЂ” сигнал, представляющий собой инверсию сигнала — СЗП, СЧТ вЂ” сигнал (лог. 1), определяющий интервал времени, в течение которого осуществляется перезапись затребованной информации из блоков памяти 9, 12 или 10, 13 в буферную память 6, САДР— сигнал сравнения адресов (логическая единица устанавливается в 1-м цикле в момент и на время совпадения адреса, установленного на выходе 55 и заданного на входе 39 и соответственно установленного на выходе 91, Е1, Е2 — сигналы блокировки элементов памяти (например, ОЗУ типа 500РУ145) блоков памяти 9, 10, 12, 13 (при E1 = О, Е2 =

О на выходах блоков памяти 9, 10, 12, 13 устанавливается высокоимпедансное (третье) состояние благодаря подключению выходов 69, 72 к Е-входам элементов ОЗУ), Р1, Р2 — сигналы (лог. 1) записи в блоки памяти 9. 10, 12, 13 (выходы 70, 71 подключаются к входам элементов ОЗУ), IN — сигналы генератора импульсов, генерируемые с периодичйостью 1 мкс и скважностью, равной 2, ОШЛ вЂ” сигнал "легкой" ошибки (т,е. ошибки, которая будет исправляться), ОШТ вЂ” сигнал (лог. 1) "тяжелой" ошибки (т.е. ошибки, которая не может быть исправленной), OLUKOM — сигнал (лог. 1) ошибки, возникшей при выполнении операции внешнего обмена, СБРОШКОМ вЂ” сигнал (лог. О) сброса ошибок, возникших при выполнении операций внешнего обмена (формируется центральным процессором), ПЗЦ1 — сигнал, задающий режим при.- . бавления тройки (вместо единицы) в узле счета 14, . ПЗЦ1 — сигнал, представляющий со- бой инверсию сигнала — ПЗЦ1, СИТ- сигнал продвижения интервального таймера, ° СИТ вЂ” сигнал, представляющий инверсию сигнала СИТ, ПЕРП вЂ” сигнал (лог. 1) переполнения, с помощью которого формируются запросы на обслуживание (прерывание) от компаратора и таймера процессора, ПЕРΠ— сигнал (лог. 1) переноса в нулевой байт (разряды /Î/7/) узла 14, 1784959

ПЕР1 — сигнал (лог. 1) переноса в первый байт (разряды /8/15/ узла 14, формируется в предыдущем цикле и запоминается в триггере 198 узла 14, ЗОШТ, ЗИТ, ЗКМ, ЗТП вЂ” сигналы (лог. 1) запросов на обслуживание (прерывание) центральным процессором соответственно по "тяжелой" ошибке, от интервального таймера, компаратора, таймера процессора (указанные сигналы объединяются по ИЛИ элементам 3 (фиг. 1), обеспечивая формирование сигнала запроса на обслуживание на выходе 28.

Цифры около перечеркнутых жгутов в памяти 6 на фиг. 1 указывают количество разрядов для конкретного случал реализации устройства. Цифры около жгутов и отдельных выходов элементов и около входов и выходов элементов ПЗУ 187, 214 и элемента 215 указывают номера разрядов жгутов, входов и выходов элементов ПЗУ, На фиг. 12, 13 представлены таблицы кодировки элементов ПЗУ соответственно

214 и 215, На разрядах /0/13/и /4/7/ адресных входов элементов ПЗУ могут уста.навливаться 16 — тиричные коды О, 1, 2, 3, 4, 5, 6, 7. 8, 9, А, В, С, Д, Е (верхняя горизонтальная строка и крайний левый столбец таблиц на фиг. 12, 13).

В клетке таблиц, соответствующей пересечению строки и столбца таблиц, указывается 16-тиричный код, который формируется на разрядах /1/3/ и /О/3/ выходов элементов ПЗУ при установках на разрядах адресных входов комбинации кодов, указанных в верхней и крайней левой частях (клеткал) выбранных столбца и строки.

Буквой Е на элементах 2И-ИЛИ 113, ЗИИЛИ 108 на фиг. 3, на элементе 4И-ИЛИ на фиг. 8 обозначается вход блокировки (при установке логического нуля на этом входе на выходе указанных элементов устанавливается логический ноль), Буквой Е на триггерах в регистрах 102, 112, 115, 120, 121, 128, 163, 164, 171, 172, 173, 176, 178, 179, 206, 207, 212 обозначен вход разрешения (при лог, 1 на входе E триггерах и регистрах разрешается запись новой информации под. действием синхросигнала, подаваемого на синхровход, обозначаемый "С ". а при лог. О. на входе Е триггера и регистры устанавливаются в режимах хранения ранее записанной инфор-, мации, если не предусмотрен режим

"Сброс").

Буквой R на указанных триггерах в регистрах, а также на триггере 198, регистре

183 и счетчиках 155, 156, 157 обозначается вход сброса(при лог. О на входе R указанные триггеры, счетчики и регистры переходят в режим сброса и сбрасываются под действием синхросигнала, подаваемого на вход

"С1").

5 Буквой 0 обозначаются информационные входы всех триггеров, регистров и счетчиков.

Буквой Е на счетчиках 155, 156, 157 обозначается вход управления функцией

10 (при лог. О на входе Е счетчиков выполняемой функцией является счет логических единиц, устанавливаемых на счетном входе

"СЧ" под действием синхросигнала. подаваемого на вход "С1" счетчиков, а при лог. 1 на

15 входе Е счетчиков 155. 156, устанавливается режим приема информации со входов 0 под действием синхросигнала, подаваемого на вход "С1".

Буквой Q на триггерах обозначен выход

20 триггеров, на котором состояние изменяет-. ся под действием синхросигнала, подаваемого на вход "C1". Буквой F на триггерах,. регистрах и счетчиках обозначены выходы. состояние которых под действием синхро25 сигнала, подаваемого.на вход "С1"; не изменяется, а изменяется только под действием второго синхросигнала, подаваемого на вход синхронизации, не имеющий буквенного обозначения.

30 Буквой Г обозначается выход сигнала, инверсного по отношению к сигналу на выходе f. Не обозначенные выходы регистров

120. 121, счетного триггера 161 эквивалент, ны Π— выходам. Не обозначенные выходы

35 регистра 183, а также регистров 7, 8 эквивалентны Q-выходам. Выходы регистров 1, 20, 21 эквивалентны F-выходам.

Триггеры, регистоы, счетчики могут быть построены с использованием микро40 схем КМ500ТТ2, KM500PG4, КМ500СТ2;

ÊÌ500ÒÒ.

Память 6 и регистр 1 могут быть построены с использованием микросхем

KM500PG3.

45 В качестве элементов ПЗУ могут быть использованы микросхемы 500РТ4 16.

Буквой E на элементе ПЗУ 187 обозначается вход блокировки выходов (при лог. О на входе Е ПЗУ на всех разрядах выхода

50 ПЗУ устанавливается высокоимпедансное (третье) (для ЭСЛ-логики — логические единицы) состояние.

Регистр 1 предназначен для временного хранения кода состояния, формируемого

55 и хранимого в узле 4 вместе с контрольным разрядом, формируемым с помощью элемента 2 свертки по модулю два при выпол.нении операции внешнего обмена—

"Чтение данных". хранимых в блоках 9, 12

1784959

10

30

45

50 или 10, 13, и передачи их на выходы 23, 24 через буферную память 6.

С помощью элемента ИЛИ 3 формируется запрос (сигнал на выходе 28) в-ЦП на обслуживание устройства, которое всегда начинается с операции "Чтение данных".

Узел 4 предназначен для фиксации состояний устройства, требующих обслуживания со стороны ЦП. Дополнительно фиксируется код адреса, формируемый на выходе 55 каждый раз в 4-м цикле при отсут. ствии "тяжелой" ошибки. При наличии "тяжелой" ошибки зафиксированный код адреса вместе с сигналом "тяжелой" ошибки хранится до операции внешнего обмена

"Чтение данных".

Блок 5 предназначен для управлеййя внешним обмеиом устройства, Буферная память 6 предназначена для временного хранения кода информации вместе с контрольными разрядами, передаваемыми при выполнении операций внешнего обмена как чтение данных — операция чтения, так и "запись данных" — операция записи. Буферная память 6 может быть построена на регистрах или иметь другую структуру.

В предложенном варианте буферной памяти 6 под действием синхросигнала — C1 (на входе 29) осуществляется запись информации в регистры 20, 21 при соответствующих управляющих сигналах на входах 33 и

35, а под действием синхросигнала С2 на входе 29 осуществляется передача записанной информации на выбранный выход

Регистры 7 и 8 предназначены для временного хранения информации и соответст-. вующих контрольных бит, записываемых в блоки памяти 9(10) и 12(13) для обеспечения одновременного действия информации из блоков памяти 10(9) и 13(12). Информация.записывается и сразу передается на выходы регистров 7, 8 под действием синхросигнала СИЗ = 1, подаваемого на вход 74, Блоки памяти 9(10) и 12(13) пре дназначены соответственно для хранения кодов значений часов, компаратора, таймера процессора, кодов формирования импульсов продвижения интервального таймера и соответствующих им контрольных кодов, Эти блоки памяти могут быпгь построены на микросхемах типа 500 PY 145.

Блок 11 првдназначен для формирования контрольных бит для байтов кодов, записанных в регистр 7, и может быть построен на микросхемах типа 500ИЕ160А.

Узел t4 предназначен для модификации (счета) значения часов, компаратора, таймера процессора и кодов формирования импульсов интервального таймера.

При модификации значений кодов обеспечивается прибавление единицы — при отсутгтвии ошибки, или прибавление трех при наличии "легкой" ошибки, что:управляется сигналами ПЗЦ1 и ПЗЦ!!, соответствующей логикой функциональной схемы (фиг, 9), а также благодаря соответствующей кодировке элементов ПЗУ 187, При выполнении операции внешнего обмена типа "Запись данных" под управлением сигнала СЗП осу ществляется блокировка (установка высокоимпедансного состояния) выхода 47.

1-!а выходе-36 формируются необходимые сигналы переносов, Элементы ПЗУ 187 кодируются следую-, щим образом, При установке на разряде

/О/3/ адресного входа элементов ПЗУ 187 двоичного кода "а". а на разрядах 4, 5, 6 адресного входа — кодов 001 и 011, на разрядах /О/3/ выхода элементов ПЗУ 187 формируется код "а+3". При формировании на разрядах 4, 5, 6 кодов 101 или 111 на разрядах /О/3/ выхода элемента ПЗУ 187 формируются коды соответственно "а" и "а+1", При формировании на разрядах 4. 5, 6 кодов

000, 010. 100, 110 на разрядах /О/3/ выхода

ПЗУ 187 формируется код 0000.

Узел 14 может содержать элементы ПЗУ

187, закодированные описанным выше способом, элементы И 189, И-НЕ 188, 190, 191, 194. 2И-ИЛИ 193, 195, 197, дешифраторы

192. 196, триггер 198. На выходе дешдифратора 192 устанавливается логическая единица при установке на входе (разряда /4/7! кода 1100. На выходе дешифратора 196 устанавливается логическая единица при установке на входе кодов 1110, 1101, 111:1.

Триггер 198 предназначен для временного хранения значения с игнала переноса в последующий байт данных, код которого считывается в последующем цикле.

Дополнительно функционирование узла 14 будет пояснено при описании функционирования устройства.

Блок 15 предназначен для формирования (на выходе 54) контрольных бит (двух бит) соответственно для двух байтов, считываемых из блока 9 или 10, для последующего их ср авнения в узле 17 (т.е, для контроля) с контрольными битами четности, считываемыми.из блока 12 или 13, и для формирования (на выходах 64, 78, 79 предсказанных контрольных бит соответственно для двух байт информации, формируемой на выходе узла 14 и запоминаемой в регистре 7. Сформированные на выходах 64, 78, 79 контрольные биты записываются в регистр 8 одновременно с записью двух байт информации в регистр 7 и сравниваются в узле 16 с контрольными битами четности (сформи15

1784959

15

25

35 вания (внешней системой) на входе 57 сиг- 40 нала СБРОШКOM = 0 длительностью большей 1ТЦ, рованных в узле 11) для двух байт информации, записанной в регистр 7. При несравнении контрольных бит четности с битами четности на выходах 61, 62 формируются сигналы ошибок. Формирование контрольных битов четности, фиксируемых в регистре 8, осуществляется с учетом сигналов переносов на входе 51 и управляющих сигналов на входах 51, 53, 56, а также в результате пребразования сигналов с помощью элемента 22..

Функциональная схема блока 15 изображена на фиг. t i и может содержать элементы ПЗУ 214, 215, закодированных в соответствии с таблицами на фиг, 12, 13, элементов 2И-ИЛИ 219, 4И вЂ” ИЛИ 220. 221, И218, 217, НЕ 216.

Блок 18 предназначен для фиксации ошибок, формируемых на входах 61, 62 и интерпретации их как "легких" ошибок, подлежащих исправлению. или как "тяжелых" ошибок, не подлежащих исправлению. При возникновении "легкой" ошибки и ее исправлении на выходе 63 формируется сигнал лог, 1. При этом на выходе 56 формируется сигнал прибавления тройки (ПЗЦ1=1.

ПЗЦ1=0). При возникновении "тяжелой" ошибки на выходе 46 формируется сигнал

ОШТ = 1.

При выполнении операций внешнего обмена сигналы ошибок фиксируются отдельно с формированием сигнала ошибки /

ОШКОМ = 1 на выходе 58, который необходим ЦП для формирования кода признака выполнения соответствующей команды или микрооперации в ЦП, Сброс сигналов ошибок, возникающих при выполнении операций внешнего обмена. также осуществляется автономно путем формироБлок 19 предназначен для формировайия кодов адресов и управляющих сигналов для блоков памяти 9, 10, 12, 13 (на выходах

55. 67, 68, 69, 70, 71, 72) и управляющих сигналов (на выходе 42) для всех остальных узлов и блоков устройства, соответствующих определенным комбинациям адресных кодов на выходах 55, 67, 68; Логика работы блока 19 однозначно определяется структурой схемой-на фиг. 6 и функциональной схемой узла 132 формирования адресных сигналов, изображенной на фиг. 3. При установке на управляющих входах 69, 72 коммутатора 131 кода 01 на его выход 138 передается код со входа 68, а при установке кода 10 — на его выход 138 передается код со входа 67.

При установке на входе 144 логического нуля на выходах дешифратора 139 устанавливается логический ноль. кроме выхода с сигналом Ц1, на котором устанавливается

Ц1=1 (cM. фиг. 6), Устройство работает следующим образом.

Для приведения устройства в исходное состояние все элементы памяти обнуляются, т.е, выполняется процедура сброса. На всех разрядах входа 40 постоянно устанавливаются следующие сигналы исходного состояния устройства ПРМРД = 1, ИНДРД = 1, БЛКШ = О, РТИ28 = О, РТИПП1 -- 1 и

ТРСК-Ц = 1. На разрядах входа 39 устанавливается логический ноль. Затем на входе

38 начинают периодически поступать сигналы синхронизации от центрального процессора, которые в случае отсутствия операций внешнего. обмена не влияют на работу устройства.

Ка входе 77 сразу после включения формируются импульсы отсчета ГИ, которые, при отсутствии сигналов синхронизации устройства С1, С2 и СИ1, СИ2, СИЗ не влияют на состояние устройства, установ ленное после выполнения процедуры сброса, Затем на разрядах входа 29 периодически поступают сигналы синхронизации С1, С2, э на входе 30 — синхросигналы СИ1, СИ2, СИЗ,. т.е. включается синхронизации устройства. После включения синхронизации устройство считывается готовым к работе (выполнять свои функции). При этом если в момент включения синхронизации устройства сигнал ГИ = 1, устройство не запустится, т,к. (см. фиг. 7) триггер 163 заблокирован (на входе E установлен лог. О, а на выходе

168 триггера 163 установлен логический ноль. Триггер же 164 не может переключаться в единичное состояние и разблокировать триггер 163, т.к. на входе триггера 164 установлен логический ноль. Только когда на входе 77 установится логический ноль (ГИ

= Î), в триггер 164 запишется логическая единица со входа R. которая разблокирует триггер 163, нулевое состояние которого подтверждается записью логического нуля. со входа С1. Т,е. устройство по-прежнему не запускается, так как все триггеры и регист-. ры находятся в нулевом состоянии, на выходе 145 удерживается логический ноль, сигналы Ц1 = О. Ц2 = О, ЦЗ = О, Ц4 = О.

Ц5= 0, Ц1= 1, Ц5=1, СЗП =1, СЧТ=О, СЗП =О, ЧС=О, КМ =О, TR =0, WR1=

О, WR2=0, E1=1. Е2-0, ЧСОП=О, КМОП = О. ТПОП = О, САДР = О, СБРОС =

О. ЗАВОП =О. 0Е1РД = О, $РД =О, ЕЗРД

=О. РДЕЛО, ГОП=1. ЯП ="

1784959

ЗПБП =О, МОП=О, ЗАВОП =О, ЯШТ=О, ОШЛ = О, 0LUEOM = О, ПЗЦ1 = 1, ЦЗЦ1 =

О, ГОП = О (значения не упомянутых сигналов могут быть произвольны. Только когда на входе 77 вновь появится логическая единица (ГИ = 1), в триггер 163 записывается логическая единица, которая устанавливается на выходе 168 (фиг. 7) и разблокировывает счетчики 155, 156, 157, запуская тем самим работу устройства, Таким образом обеспечивается синхронизация начала отсчета времени в устройстве (отсчет начинается в начальный момент появления ГИ =

1, а не с середины или с конца) и исключение

10

15 ошибок управления

С запуском работы устройства счетчик

157 и счетный триггер 161 (фиг. 7) смогут переключаться (считать) только при установке на счетном входе "СЧ" логической единицы, Это произойдет только тогда, когда на выходе счетчика 155 (156) установится нулевой (единичный) код, а на выходе счетчика

156 (155) — единичный (нулевой) код.

Так как в триг