Устройство для передачи информации

Устройство для передачи информации

Иллюстрации

Показать все

Реферат

 

Устройство содержит синхронизатор 1, блок опроса 2, кодеры адреса, информации и времени 3,4 и 5, блок передачи 6, счетчик 7, дешифратор 8, коммутаторы 9 и 11, эле2 . мент задержки 10 и триггер 12, С целью повышения достоверности информации в него дополнительно введены преобразователь кода 13, компаратор 14, элемент И 15, элемент ИЛИ 16, счетчик 17, блок памяти 18, формирователь 19 и элементы задержки 20 и 21. Поставленная цель достигается путем исключения возможности переполнения буферной памяти блока передачи за счет избирательного ограничения интенсивности поступающих в блок передачи существенных отсчетов по отдельным входам в зависимости от загрузки блока передачи. Изобретение относится к системам передачи со сжатием данных. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (ss)s 6 08 С 19/28

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

8ЕДОМСТ80 СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ!

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4909768/24 (22) 29.12.90 (46) 30.12.92, Бюл. hh 48 (71) Научно-исследовательский институт точной механики (72) Г.H. Афанасьев, И.B. Волков и B.ß. Порецкий (56) Авторское свидетельство СССР

М 1247917, кл. G 08 С 19/28, 1975. (54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ИН-

ФОРМАЦИИ (57) Устройство содержит синхронизатор 1, блок опроса-2, кодеры адреса, информации и времени 3, 4 и 5, блок передачи 6, счетчик

7; дешифратор 8, коммутаторы 9 и 11, эле Ы,» 1785022 А1 мент задержки 10 и триггер 12 С целью повышения достоверности информации в него дополнительно введены преобразователь кода 13, компаратор 14, элемент И 15, элемент ИЛИ 16, счетчик 17, блок памяти 18, формирователь 19 и элементы задержки 20 и 21-. Поставленная цель достигается путем исключения возможности переполнения буферной памяти блока передачи за счет избирательного ограничения интенсивности поступающих в блок передачи существенных отсчетов по отдельным входам в зависимости от загрузки блока передачи.

Изобретение относится к системам передачи со сжатием данных. 3 ил.

1785022

Изобретение относится к системам передачи электрических сигналов и может быть использовано в адаптивных системах со сжатием данных.

Известно устройство для передачи информации. содержащее блок сокращения избыточности, кодеры адреса, информации и времени, синхронизатор, буферное sanoминающее устройство, причем выход кодера времени соединен с управляющим входом блока сокращения избыточности.

Недостатками устройства являются пониженное быстродействие ввиду необходимости передачи принудительных отсчетов в холостых кадрах, а также низкая надежность, связанная с возможностью переполнения буферной р памяти.

ИзвестнЬ также устройство для передачи информации. содержащее блок сокращения йзбытьчности, кодеры адреса, информации и времени, синхронизатор, формирователь сообщения.

Его недостатками являются низкое быстродействие, связанное с необходимостью передачи избыточного кода времени, а также низкая надежность ввиду возможноСти переполнения буферной памяти формирователя сообщения.

Наиболее близким по технической сущ: ности является устройство для передачи информации, содержащее синхронизатор, блок опроса, кодеры адреса, информации и времени, последовательно Соединенные счетчик и дешифратор, а также два коммутатора, элемент задержки и триггер, причем первый выход синхронизатора соединен с первыми входами указанных кодеров и блока опроса, первый выход которого соединен со вторымйвходами указанных кодеров, выходы которых подключены к соответствующим входам блока передачи; второй вход синхронизатора соединен со входами блока . передачи, кодера времени, счетчика и пер.. вого коммутатора; второй выход второго .коммутатора соединен с третьим входом блока опроса, а второй выход кодера времени — с информационным входом второго

:: ..коммутатора, первый выход которого через элемент задержки подключен к управляющему входу первого коммутатора, а управляющий вход — к выходу дешифратора.

В указанном устройстве блок опроса циклически опрашивает информационные входы устройства и при возникновении на одном из них существенного отсчета вырабатывает сигнал, по которому формируются и заносятся в блок передачи, содержащий буферное запоминающее устройство, коды информации и адреса существенного отсчета. Кодер времени формирует.при выявлении первого существенного отсчета в каждом цикле опроса (кадре) единичный сигнал, образующий временной разряд кодовой группы данного существенного отсчета, ко5 торая запоминается в блоке передачи на время ожидания своей очереди на считывание в телеметрический тракт.

В остальных существенных отсчетах данного цикла опроса во временной разряд

10 заносится нулевой сигнал, Если в очередном кадре существенного отсчета не выявлено ("холостой кадр"), а блок передачи полностью разгружен, что выявляется по нулевому содержанию счет15 чика, признак холостого кадра, формируе- мый кодером времени, через второй коммутатор подается на блок опроса, вызывая принудительный существенный отсчет.

Если же в очередном "холостом" кадре

20 блок передачи частично или полностью загружен, принудительный существенный отсчет не формируется, а на выходе триггера формируется признак пропуска существенного отсчета, который выводится в виде до25 полнительного разряда на выход устройства.

Дополнительный и временной разряды в совокупности позволяют осуществить временную привязку передаваемых сообщений

30 при одновременном сокращении числа неинформативных принудительных отсчетов.

Недостатком известного устройства является пониженная информационная надежность, что связано с воэможностью

35 переполнения буферной памяти блока передачи. Такое переполнение возможно при черезмерной активности одного или йескол ьких информационных входов вследствие неисправности или воздействия помех.

40 В этом случае йропускная способность передающего канала. согласованная с потоком входной информации для условий нормального функционирования информационных входов, оказывается не45 достаточной, следствием чего является рост загрузки, а затем и.переполнение буферной памяти блока передачи, ведущее к потере полезной информации и временной привязки передаваемых сообщений.

50 Целью изобретения является повышение информационной надежности устройства путем исключения возможности переполнения блока передачи за счет регулируемого ограничения активности инфор55 мационных входов.

С этой целью в устройство, содержащее синхронизатор, первый выход которого соединен с первыми входами кодера адреса, кодера информации и кодера времени, выходы которых подключены соответственно к

1785022 первому, второму и третьему входам блока передачи, блок опроса, первый и второй входы которого соединены соответственно с первым выходом синхронизатора и информационным входом устройства, а пер- 5 вый и второй выходы — соответственно со вторым и третьим входами кодера информации, а также последовательно соединенные первый счетчик, дешифратор, первый коммутатор, первый элемент задержки, второй 10 коммутатор, первый и второй выходы которого соединены t . одноименными входами триггера, причем второй выход синхрониза; тора соединен с четвертым .входом блока передачи, управляющим входом второго 15 коммутатора. реверсным входом счетчика и вторым входом кодера времени, второй выход кодера зремени подключен к информационному. входу первого коммутатора, второй выход которото соединен с третьим 20 входом блока опроса, счетный вход счетчи; ка соединен с пятым входом блока передачи и третьим входом кодера времени, а выходы блока передачи и триггера являются соответственно первым и вторым выходами уст- 25 ройства, введены последовательно соединенные преобразователь кода и компаратор, последовательно соединенные элементы И и ИЛИ, второй элемент задержки, второй счетчик и блок памяти, а. также 30 . третий элемент задержки и формирователь, причем второй вход и выход компвратора соединены соответственно с выходом вто-.. рого счетчика и первым восходом элемента

И, второй вход которого соединен с первым 35 выходом блока опроса, первый вход и выход формирователя соединены соответственно с выходом переполнения и входом обнуления второго счетчика, информационный вход которого подключен к выходу блока памяти, второй выход синхронизатора соединен со вторыми входами элемента

ИЛИ и формирователя, первый входсинхронизатора.соединен с установочным входом второго счетчика и входом третьего элемента задержки, выход которого подключен к синхровходу блока памяти. адресный вход блока памяти саединен с выходом кодера адреса, а выход элемента И подключен к пятому выходу блока передачи.

- Сущность изобретения заключается в регулируемом ограничении числа Ni существенных отсчетов, заносимых в блок передачи от отдельных информационных входов в тече- 55 ние фикси юванного интервала времени Т, причем порог ограничения N< является переменным и формируется преобразователем кода в зависимости от загрузки блока передачи..

Благодаря этому при черезмерной активности одного или нескольких информационных входов и возрастании в связи с этим загрузки блока передачи, порог N> снижается, что приводит к ограниченйю интенсивности поступления в буферную память существенных отсчетов от указанных входов и, как следствие, к прекращению роста загрузки блока передачи, В то же время для нормально функционирующих входов число существенных отсчетов в интервале Т не достигает порога

N>, благодаря чему они передаются в блок передачи без ограничения.

Анализ существенных отличительных при-знаков заявляемого устройства показывает:

Признак 1 — между первым" выходом блока опроса и пятым входом блока передачи введен элемент И, второй вход которого соединен с выходом компаратора кодов, связанного входами с выходами преобразователя кода и второго счетчика.

Этот признак является новым по отношению.как к.прототипу, так и к известным аналогам и позволяет ограничивать интенсивность существенных отсчетов, поступающих в блок передачи от черезмерно активных информационных входов.

Признак 2 — между вторым выходом первого счетчика и первым входом компаратора кодов введен преобразователь кода.

Этот признак также является новым по отношению к прототипу к известным аналогам и позволяет обеспечить требуемый закон ограничения интенсивности существенных отсчетов в зависимости от загрузки блока передачи.

Признак 3 — введен второй счетчик, соединенный информационным входом и выходом — соответственно с выходом и информационным входом блока памяти, счетным входом — через элемент ИЛИ с выходом элемента И и вторым входом синхронизатора, а входом обнуления — с выходом формирователя.

Этот признак также является новым по отношению к прототипу и неизвестным в данной совокупности признаков с получением аналогичного результата — определе-. ния числа существенных отсчетов N по отдельным информационным входам в интервале Т, что необходимо для избирательного ограничения активности входов.

Признак 4- введен блок памяти, соединенный адресным входом с выходом кодера адреса, информационным входом и выходом — с выходом и информационным входом второго счетчика, а синхровходом — через третий элемент задержки — с выходом синхронизатора.

1785022

ИЛИ, и второго и третьего элементов задер- 25 жки с соответствующими связями — необходимы для обеспечения работоспособности

30 затора 1, блока 2 опроса, кодера 3 адреса, .40

Этот признак также является новым и обеспечивает хранение кодов М в интервалах между опросами соответствующих входов, вывод их во второй счетчик и последующий обратный ввод после модификации, что необходимо для получения числа существенйых отсчетов.

Признак 5 — введен формирователь между выходом переполнения и входом обнуления второго счетчика, связанный также с выходом синхронизатора. Этот признак также является новым по отношению к прототипу и обеспечивает периодическое обнуление блока памяти, что необходимо для исключения возможности блокирования существенных отсчетов, поступающих от входов с нормальной активностью.

Признак 6 — введен компаратор, соединенный входами с выходами преобразователя кода и второго счетчика. Этот признак— новый по отношению к прототипу — необходим для формирования сигнала разрешения записи существенных отсчетов в блок памяти.

Признаки 7, 8, 9 — введение элемента устройства.

В совокупности перечисленные признаки обеспечивают новое качество — повышение надежности устройства путем исключения возможности перегрузки блока передачи посредством регулируемого ограничения активности информационных входов.

На фиг. 1 представлена функциональная схема предлагаемого устройства: на фиг. 2 — временная диаграмма; на фиг. 3— пример выполнения формирователя.

Устройство(фиг. 1) состоит из синхроникодера 4 информации, кодера 5 времени, блока 6 передачи, первого счетчика 7, дешифратора 8, первого коммутатора 9, первого элемента 10 задержки, второго коммутатора 11, триггер 12, преобразователя 13 кода, компаратора 14, элемента И 15, элемента ИЛИ 16, второго счетчика 17, блока 18 памяти, формирователя 19, второго и третьего элементов 20 и 21 задержки, информационного входа 22, первого и второго выходов 23 и 24 устройства..

На фиг. 1 и 2 обозначены дополнительно первый и второй выходы 25 и 26 синхронизатора 1, выход 27 элемента задержки 20, первый выход 28 блока 2, выход.29 компаратора 14, информационный выход 30 и выход 31 переполнения счетчика 17, выход 32 формирователя 19. На фиг. 3 обозначены элемент HE 33 и триггер 34.

Синхронизатор 1 предназначен для формирования на своем первом выходе 25 тактовых импульсов частоты fo и на втором выходе 26 — маркерных (кадровых) импульсов частоты f - fo/ì, где M — число тактов в цикле опроса.

Блок 2 опроса предназначен для циклического опроса информационных входов 22 и выделения существенных отсчетов с формированием признака существенного отсчета, управляющего занесением информации в блок 6 передачи.

Кодеры 3, 4, 5 предназначены для формирования кодов адреса, информации и временной привязки, образующих кодовую группу соответствующего существенного отсчета, заносимую в буферную память блока 6 передачи. Блок 6 передачи предназначен для оперативного хранения кодовых групп существенных отсчетов и вывода этих групп в телеметрический тракт с частотой f в порядке их поступления.

Счетчик 7 предназначен для anределения кода Q загрузки буферной памяти блока

6 передачи, дешифратор 8 — для индикации разгрузки блока 6, коммутаторы 9 и 11 — для формирования сигналов управления принудительными отсчетами и состоянием.триггера 12, выход которого образует дополнительный разряд сообщения, необ-" ходимый для восстановления временного положения существенного отсчета.

Назначение вновь вводимых элементов:

Преобразователь 13 предназначен для преобразования кода Q загрузки буферной памяти блока 6 в код Мп порога активности входов и может быть выполнен, например, на БИС ПЗУ 556РТ5 или 541РТ2. Разрядность выхода ПЗУ равна разрядности второ-. го счетчика 17". Максимальное значение кода на входе ПЗУ Иовах - йп(0 = О) 2"-1.

При этом выбором записанной в ПЗУ функции N>(Q) достигается требуемый закон ограничения интенсивности существенных отсчетов в зависимости от загрузки блока 6 памяти. Второй счетчик 17 предназначен для формирования кода Ni текущей активности опрашиваемого входа (кода числа записываемых с этого входа в данном интервале

Т существенных отсчетов) и может быть выполнен, например, на ИМС К555ИЕ7. Блок

18 памяти предназначен для хранения формируемых счетчиком 17 кодов Ni и может быть выполнен, например, на ИМС

К541РУ2А. Адресный вход блока 18 соеди нен с выходом кодера адреса. Компаратор

14 предназначен для сравнения кода Ni апрашиваемого входа с кодом порога активности N> формирования по результатам этого сравнения сигнала управления занесением. f785022

10 в блок 6 передачи. Компаратор может быть вызывается принудительный существенный выполнен, например, на ИМС К555СП1.. отсчет, Формирователь 19 предназначен для При этом очередной маркерный имсоздания импульсов обнуления блока 18 па- пульс через второй коммутатор 11, на управмяти с длительностью Т = м, следующих с 5 " "þ öèé вход котоРого чеРез коммУтатоР 9 и элемент 10 подан уровень "0", устанавливапериодом Т - ЙцТ . где йц - 2" - емкость ет триггер 12 в состояние "0"; второго счетчика, и может быть выполнен, При ненулевой загрузке блока 6 на вынапример, на основе ИМС К555ТР2. ходе дешифратора 8 устанавливается уроЭлементы 15, 16, 20, 21 также могут 10 вень "0", и принудительный существенный быть реализованы на стандартных ИМС. отсчет в "холостом" кадре не формируется, Устройство работает следующим обра- . a триггер 12 очередным маркерным импульзом: .сом устанавливается в состояние "1".

Блок 2 циклически опрашивает инфор- Таким образом, в очередном кадре на мационные входы устройстваи выделяет по 15 выходе триггера, являющемся выходом 24 заданному алгоритму существенные отсче- устройства и образующем дополнительный ты, подлежащие выводу в телеметрический разряд сообщения, устанавливается уротракт. Цикл опроса (кадр} содержит М так- вень "1", если имел место "пропуск" принутов, в каждом из которых опрашивается дительногоотсчетавпредыдущемкадре. один из входов, составляющих в совокупно- 20 Сочетание разряда временной разметсти информационный вход 22устройства; ки и дополнительного разряда"позволяет

При выявлении существенного отсчета осуществить-временйфб привязку передана первом выходе 28 блока 2 формируется ваемой информации. При этом номер кадра сигнал; по которому кодеры 4 и 5 формиру- Кь соответствующий принятому с i-м порядют кодовую группу, содержащую коды ин- 25 ковым номером сообщению, определяется формации и временной разметки. В по формуле совокупности с кодом адреса с выхода коде- Ki - Ки + Pi (1 + Ь Ki), ра 3 они образуют кодовую группу данного где P — значение временного разряда в отсчета. При наличии разрешающего сигна- указанном сообщении, ла на втором входе элемента И 15 эта кодо- 30 hKi — число сообщений, принятых с вая группа записывается в буферную последовательными порядковыми номерапамять блока 6 передачи(сигналом с перво- . ми, начиная с (Ки + 2)-ro, образующих него выхода 28 блока 2), где хранится до мо- прерывную последовательность единиц в мента вывода в телеметрический тракт дополнительном разряде. через выход 23 устройства.. 35 Одновременно с подачей на дешифраПри этом на первом выходе кодера 5, тор 8 старшие разряды кода загрузки через формирующего временной разряд заноси- второй выход счетчика 7 поступают на вход мой кодовой группы, устанавливается "1" при преобразователя 13, формирующего код поэанесении первого существенного отсчета в роговой активности Йл(О). каждом кадре и "0" — при занесении осталь- 40 Этот код поступает на первый вход комных существенных отсчетов данного кадра. паратора 14. На второй вход компаратора

При отсутствии в кадре существенных 14 подается код Ni текущей активности опотсчетов("холостой" кадр) а предпоследнем рашиваемого в данном такте входа, форми(M-1)-м такте кадра на втором выходе кодера руемый включенными йо кольцевой схеме

5 формируется признак "холостого" кадра, 45 счетчиком 17 и блоком 18 памяти.

Счетчик 7, на прямой и реверсный вхо- В начале каждого интервала определеды которого поступают сигналы с выхода нияактивностивходовТвсеячейки блока18 элемента И15и второго выхода синхрониза- памяти обнулены. Затем в каждом кадре тора 1 соответственно, определяет разность синхронно с опросом входов устройства междучисломзаписываемыхсущественных 50 осуществляется последовательный вывод отсчетов и числом маркерных импульсов, содержимого N соответствующих ячеек характеризующую загрузку блока 6. блока 18 в счетчик 17 {при подаче тактового

Код загрузки 0 с выхода счетчика 7 по- импульса на установочный вход этого счетступает на вход дешифратора 8. При нуле- чика). Затем при наличии признака существом содержании счетчика 7 на выходе 55 венного отсчета на выходе 28 блока 2 и дешифратора 8 образуется уровень "1", раз- разрешающего сигнала на выходе компарарешающий прохождение в (М-1)-м такте сиг- тора 14 формируется сигнал на счетном вхонала со второго выхода кодера 5 через де счетчика 17, по которому код Ц коммутатор 9 на третий вход блока 2, чем инкрементируется, послечего возвращается

1785022 в ту же ячейку блока 18 при подаче на его ления в блок 6 существенных отсчетов от синхровход задержанного в элементе 21 этих входов и, как следствие, к прекращетактового импульса. В отсутствие раэреша- we роста загрузки блока 6, ющего сйгнала или существенного отсчета В то же время существенные отсчеты от код Ni возвращается в блок 18 без измене- 5 нормально функционирующих входов перения, . даются в блок 6 без ограничения.

Таким образом, по завершении первого . В качестве примера на рис. 2 показана кадра вячейкахблока18,соответствующих временная диаграмма работы устройства активным в данной кадре входам, оказыва- при Nn -3 и йц 8 в случае "неисправного" ются записанными единицы, а в остальных 10 третьего входа, формирующего существен— нули.. ные отсчеты во всех кадрах, кроме третьего.

В последующих кадрах описайная про- Ограничейие по фЬтьему входунаступаюцедура повторяется, в результате" чего в щее в пятом кадре, не препятствует зап с ячейках блока 18 формируются коды числа существенного отсчета по четвертому вхосущественных отсчетов, занесенных в. блок 15 ду.

6 в текущем интервале Т по соответствую-: Реализация устройства не представляет щим входам. им входам. существенных трудностей и требует не боВ начале каждого кадра маркерный им- лее 6-8 корпусов ИМС. пульс с вйхода 25 синхронизатора 1 через . Положйтельный эффект, обеспечиваеэлемент 16 поступает на счетный вход счет- 20 мый преДлагаемым устройством, заключачика 17 и инкрементирует содержимое пер-, ется в обеспечении защиты буферной вой (неинформативной) ячейки блока 18, памяти устройства от перегрузки при чреэблагодаря-чемучерез каждйе Мц кадров при мерной активности отдельных информациопросе первого информационноговхода на " он йих входов, например, вследствие выходе перейолнения счетчика 17 возника- 25 неисправности, воздействия помех, сбоев в ет сигнал, который запускает формирова- каналах связи и т.д. При этом защита буфертель 19, вырабатывающий импульс с ной памяти достигается при сохранении чадлительностью, равной одному кадру. : стоты опроса входов и апертуры блока

Таким образом, каждый ийтервал Т за- сокращения избыточности, что позволяет канчивается кадром, в котором счетчик 17 30 сохранить информативность устройства в обнулен и происходйт йоследовательная за- отношении нОрмально функционирующих пись нулевого кода во все ячейки блока 18. входов. .В последующих интервалах Т процедура формирования кодов И повторяется. Ф î р му л а и з о б р е т е н и я

Сигнал сравнения кодов И и Nn с выхо- 35 Устройство для передачи информации, да 29 компаратора 14 подается на первый содержащее синхронизатор, первый выход вход элемента 15. При единичйом уровне на которого соединен с первыми входами кодевыходе 29 запись существеййого отсчета в ра адреса, кодера информации, кодера вреблок 6 разрешается, при нулевом — запре- мени и блока опроса, второй вход блока щается. На третий вход кодера 5 поступают 40 опроса является информационйым входом только признаки раэрешеннйх существен- устройстйа,-выходы кодера адреса, кодера ных отсчетов, благодаря чему обеспечивает- информацйи и кодера времени подключены ся требуемое формирование временйЬго и соответственно к йервому, второму и третьдополнительногоразрядовсообщения, . ему входам блока передачи, первый и вто-,.

Прималойзагрузкеблокапередачи,со- 45,рой выходы блока опроса соединены ответствующий нормальному функциониро- соответственно с вторым и третьим входами ванию информационных входов, "значение кодера информацйи, второй выход синхропорога и максимально и равно 2"-1; т. е. ниэатораподключенквторомувходукодера всегда выполняется условие Ni < й„йри времени,.четвертомувходублока передачи, котором все существенные отсчеты переда- 50 первому входу первого счетчика и второму ются в блок 6.: входу второго коммутатора, последовательПри наличии черезмерной "активности но соединенные первый счетчйк и дешифраодного или нескольких информационных тор, выход которого соединен с первым входов, вызванной неиСправностью или входом первого. коммутатора, первый выход воздействием помех, загрузка блока 6 пере- 55 которого подключен через первый элемент дачи монотонно возрастает, Что йриводит к задержки к первому входу второго коммутсйижению порс га Nn до значений, при кото- тора, первый и второй выходы которого сорых для указанных входов начинает йерио- единейй с сОответствующими входами дически выполняться условие М > Nn, что триггера; выход которого является первым ведет к огран е етк ограничениюинтенсивности поступ- выходом устройства, выход блока передачи

1785022

3f

Ъ2

4вг.3

Составитель H. Фокина

Техред М.Моргентал Корректор Н, внучок

°

Редактор Н.Коляда

Заказ 4367 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101 является вторым выходом устройства, второй выход кодера времени подключен к второму входу первого коммутатора, второй выход которого соединен с третьим входом блока опроса, второй вход первого счетчика объединен с третьим входом кодера времени, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверное н. ь него введены последовательно соединенные преобразователь кода и компаратор, элементы И и

ИЛИ, второй элемент задержки, второй счетчик, блок памяти, третий элемент задержки и формирователь импульсов, выход . компаратора соединен с первым входом элемента И. второй вход которого подключен к первому выходу блока опроса, выход элемента И соединен с первым входом элемента ИЛИ, с пятым входом блока передачи и вторым входом первого счетчика, второй вход элемента ИЛИ объединен с четвертым входом блока передачи, выход элемента

ИЛИ через второй элемент задержки подключен к первому входу второго счетчика, 5 второй вход которого соединен с выходом формирователя импульсов, вход которого подключен к первому выходу второго счетчика, второй выход которого подключен ко второму входу компаратора и первому входу

10 блока памяти, третий вход втерого счетчика объединен с входом третьего элемента задержки и соединен с первым выходом син. хронизатораа, выход третьего эммериха задержки подключай к второму входу бжка

15 памяти, третий вход которого соедииеи с выходом кодера адреса, выход блоке памяти- подключен к четвертому входу втщюю счетчика, второй выход первого счетчика соединен с входом преобразователя кода.