Устройство для буферизации команд

Устройство для буферизации команд

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в устройствах для выборки команд при построении процессора ЭВМ. Целью изобретения является расширение области применения устройства за счет возможности работы с командами произвольной длины . Устройство содержит блок наращивания адресов, блок управления выборкой, с первого по третий буферные регистры, блок запроса командной информации, блок анализа достаточности байтов, блок учета расходов байтов, первый, второй коммутаторы , первый и второй регистры байтов, сумматор и триггер. Изобретение позволяет производить конвейерную выборку командной информации для любой системы команд. 3 з.п. ф-лы, 8 ил.

(19) (! 1) СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (s1)s G 06 F 9/30

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4902717/24 (22) 16.01.91 (46) 23.01.93. Бюл. М 3 (71) Завод электронных вычислительных ма. шин им. 50-летия СССР (72) В,А. Андреев, В.И. Румянцев и Н.3, Ха.типов. (56) Авторское свидетельство СССР

M. 1481758, кл. G 06 F 9/00, !986..

Авторское свидетельство СССР

М 610109, кл. 6 06 F 9/00, 1976. .(54) УСТРОЙСТВО ДЛЯ БУФЕРИЗАЦИИ

КОМАНД (57) Изобретение относится к вычислительной технике и может быть использовано в

Изобретение относится к вычислительной технике и может быть использовано в устройствах для выборки команд при построении процессора ЭВМ.

Известно устройство для выборки команд процессора, содержащее два регистра, коммутатор, дешиф рата р, счетчик, элемент И и блок микропрограммного управления.

Известное устройство позволяет организовать конвейерную выборку командных слов.

Однако с помощью его можно работать только с командами длиной в два и четыре байта. В системе команд, например, "Поиск" содержатся команды длиной от одного до восьми байтов и не ограничивается длина команды при дальнейшем развитии системы команд для более эффективного испольустройствах для выборки команд при построении процессора 38М. Целью изобретения является расширение области применения устройства за счет возможности работы с командами произвольной длины, Устройство содержит блок наращивания адресов, блок управления выборкой, с первого по третий буферные регистры, блок запроса командной информации, блок анализа достаточности байтов, блок учета расходов байтов, первый, второй коммутаторы, первый и второй регистры байтов, сумматор и триггер. Изобретение позволяет производить конвейерную выборку командной информации для любой системы команд. 3 э.п. ф-лы, 8 ил, .эования ЭВМ в конкретных управляемых объектах. евеА

За и рототип выбрано устройство для буферизации команд, содержащее блоки наращивания адресов командной информации, анализа заполнения буфера, управления продвижением информации, управления выборкой команд с первого по СО третий буферные регистры команд, регист- Я ры адреса памяти, кода операции, непосредственного байта, регистра адреса. общим регистров и дешифратора.

° М

Недостатком известного устройства является его узкая область применения не позволяющая работать с командами длиной в любое количество байт, что не дает возможности использовать его для буферизации и конвейерной выборки команд системы команд "Поиск".

1789982

Цель изобретения — расширение области применения устройства за счет возможности работы с командами произвольной длины.

Указанная цель достигается тем, что ус- 5 тройство, содержащее с первого no третий буферные регистры, блок управления выборкой и блок наращивания, дополнительно

1 снабжено: бл йами запроса командной информации, учета расхода байтов, анализа достаточности байтов, первый и вторым коммутаторами байтов, первым и вторым регистрами байтов, сумматором, и триггером начала работы. Первый выход блока наращивания адресов соединен с первым выходом устройства. Первый выход блока управления выборкой соединен с вторым выходом устройства, Информационный вход nepaoro буферного регистра соединен с информационным входом устройства. Вы- 20 ход первого буферного регистра соединен с информационным входом второго буферного регистра.

Для достижения поставленной цели вход сброса триггера начала работы соеди- 2- нен с первым выходом блока запроса командной информации, второй и третий выходы блока запроса командной информации соединены соответственно с входами записи второго и третьего буферных регист- ЗО ров. Информационный вход третьего буферного регистра соединен с выходом первого буферного регистра. С первого по четвертый выходы второго буферного регистра и с первого по четвертый выходы третьего буферного регистра соедийены соответственно с первого по восьмой информационнь1ми входами первого коммутатора байтов и восьмым, с первого по седьмой информационными входами соответственно второго 4О коммутатора байтов, Выходы первого и второго коммутаторов байтов соединены соответственно с информационными входами первого.и второго регистров байтов, выходы которых соединены с пятым выходом уст- 45 рой ства.

Вход записи первого буферного регистра и первый вход блока запроса командной информации соединейы с вторым выходом блока управления выборкой, первый и вто- 5О рой входы которого соединены соответственно с вторым и третьим выходами соответственно блока наращивания адресов. Первые вход и выход блока наращивания адресов соединены соответственно с 55 четвертым выходом и вторым входом блока запроса командной информации, Группа выходов блока запроса командной информации соединена с группой входов блока анализа достаточности байтов, первый выход которого соединен с первым входом блока учета расхода байтов и третьим выходом устройства; Второй вход блока учета расхода байтов и второй вход блока наращивания адресов соединен с адресным входом устройства.

Четвертый вход блока наращивания адресов соединен с инверсным выходом триггера начала работы, информационный вход которого соединен с шиной логической единицы, а синхровход и третьи входы блока запроса командной информации, блока наращивания адресов и блока учета расхода байтов соединены с входом приема адреса команды устройства. Пятый вход блока наращивания адресов соединен с входом приема адреса операнда устройства. Второй выход блока анализа достаточности байтов соединен с синхровходами регистров байтов, а третий выход с четвертым входом блока учета расхода байтов.

Первый и второй входы блока анализа достаточности байтов соединены соответственно с входами микрокоманды и обращения микрокоманды устройства. Четвертый выход блока анализа достаточности байтов соединен с пятым входом блока учета расхода байтов и первым входом сумматора, выход которого соединен с управляющими входами коммутаторов байтов. Второй вход сумматора, четвертый вход блока запроса командной лнформации и третий входблок.-: анализа достаточности бай ов и четвертый выход устройства соединены с выходом блока учета расхода байтов. Четвертый вход блока анализа достаточности байтов и пятый вход блока запроса командной информации, шестые входы блоков наращивали.:: адресов и учета расхода байтов, третий вход блока управления выборкой соединены с группой синхронизирующих входов устройства.

Поставленная цель достигается и тем что блок запроса командной информации содержит шесть триггеров, четыре элемента

И, четыре элемента ИЛИ и генератор одиночного импульса, выход которого соединен с первым входом первого элемента ИЛИ и первым выходом блока.

Второй вход первого элемента ИЛИ соединен с третьим входом блока, а выход — c входами сброса первого и второго триггера, первым входом второго элемента ИЛИ и с одной йз шин пятой группы выходов блока.

Второй вход второго элемента ИЛИ соединен с выходом третьего триггера. а выход— с входом сброса четвертого триггера. Информационныйый вход четвертого триггера соединен с шиной логической единицы, а

1789982 синхровход и синхровход пятого триггера соединены с выходом первого элемента И.

Первый вход первого элемента И соединен с пятым входом блока, а второй — с первым входом блока. Информационный вход пятого триггера соединен с вторым входом блока, Прямой и инверсный выходы пятого триггера соединены с первыми входами второго и третьего элемента И соответственно, вторые входы которых, синхровход третьего триггера и первый вход третьего элемента ИЛИ соединены с выходом четвертого элемента И. Первый вход четвертого элемента И соединен с пятым входом блока, второй вход и информационный вход третьего триггера соединены с прямым выходом четвертого триггера.

Инверсный выход четвертого триггера соединен с входом сброса третьего триггера и первым входом четвертого элемента ИЛИ, выход которого соединен с четвертым выходом блока, Второй вход четвертого элемента ИЛИ и третий вход четвертого элемента

И соединены с выходом третьего элемента

ИЛИ. Второй и третий входы третьего элемента ИЛИ соединены с инверсными выходами первого и второго триггеров и с шинами пятой группы выходов блока. Выход второго элемента И соединен с третьим выходом блока и с входом установки второго триггера, Выход третьего элемента И соединен с вторым выходом блока и входом установки первого триггера. Информационные входы первого и второго триггеров соединены с шиной логического нуля, а синхровходы соединены соответственно с прямым и инверсным выходами шестого триггера. Информационный вход шестого триггера соединен с четвертым входом, а синхровход — с пятым входом блока.

Кроме тото, цель достигается и тем, что блок анализа достаточности байтов включает четыре элемента И, триггер, три элемента

НЕ, элемент ИЛИ, три элемента И-НЕ и регистр, информационный вход и синхровход которого соединены с первым и вторым входом блока соответственно. Первый выход регистра соединен с первыми входами первого и второго элементов И-НЕ, первого элемента И и входом первого элемента НЕ, выход которого соеДинен с первым входом второго элемента И. Выходы первого и второго элементов И соединены с первым и вторым входами элемента ИЛИ и четвертым . выходом блока, Выход элемента ИЛИ соединен с третьим выходом блока и первым входом четвертого элемента И, второй вход которого и синхровход триггера соединены с четвертым входом блока. Второй выход регистра соединен с вторым входом второго

55 элемента И и входом второго элемента НЕ.

Выход второго элемента НЕ соединен с вторыми входами первого элемента И, первого и второго элементов И-НЕ. Третий, четвертый и пятый входы первого и второго элементов И-НЕ соединены с третьим входом блока, причем, пятый вход второго элемента

И-НЕ соединен через третий элемент НЕ с третьим входом блока, Шестой вход первого элемента И вЂ” НЕ и первый вход третьего элемента И вЂ” HE соединены с первым входом первой группы входом блока. Шестой вход второго элемента И вЂ” НЕ и второй вход третьего элемента И вЂ” HE соединен со вторым входом первой группы входов блока, Выходы элементов И вЂ” НЕ через третий элемент И соединены с информационным входом триггера, вход сброса которого соединен с третьим входом первой группы входов блока. Выход триггера соединен с первым выходом блока, Достижение цели осуществляется и тем, что блок учета расхода байтов выполнен из сумматора, коммутатора. регистра элемента ИЛИ и элемента И, выход которого соединен с первым входом элемента

ИЛИ. Второй вход элемента ИЛИ и управляющий вход коммутатора соединены с третьим входом блока. Второй вход сумматора соединен с пятым входом блока, а выход — с первым информационным входом коммутатсра, второй информационный вход которого соединен с вторым входом блока. Выход коммутатора соединен с информационным входом регистра, синхровход которого соединен с выходом элемента ИЛИ. Выход регистра соединен с -первым входом сумматора и выходом блока, Первый — третий входы элемента И соединены соответственно с первым, четвертым и шестым входами блока.

На фиг, 1 приведена функциональная схема устройства; на фиг, 2 — схема блока запроса командной информации; на фиг. 3 — схема блока анализа достаточности байтов; на фиг. 4 — схема блока учета расхода байтов; на фиг. 5 — схема блока наращивания адресов; на фиг, 6 — схема блока управления выборкой; на фиг. 7 — временная диаграмма синхросигналов шины 25 устройства; на фиг. 8 — временная диаграмма работы устройства, Устройство (фиг. 1) содержит буферные

Регистры 1-3, коммутаторы байтов 4, 5, регистры байтов 6, 7, триггер начала работы 8, сумматор 9, блок запроса командной информации 10. блок управления выборкой 11, блок наращивания адресов 12, блок учета расхода байтов 13, блок анализа достаточности байтов 14.

1789982

10

35

40 ляющим выходом 23 устройства и первым 45 входом блока учета расхода байтов 13. Выход блока учета расхода байтов 13 соединен

55

Информационный вход первого буферного регистра 1 соединен с первым 15 входом командной информации устройства.

Буферные регистры 1, 2, 3 32-разрядные и условно разбиты на байты по 8 разрядов, Первый-четвертый выходы побайтно первого буферного регистра 1 побайтно соединены с первым-четвертым нходами соответственно второго 2 и третьего 3 буферных регистров. Выходы первый-четвертый второго буферного регистра 2 побайтно соединены соответственно с первым-четвертым входами первого коммутатора байтов 4 и с восьмым, первым-третьим входами второго коммутатора байтов 5. Выходы первый — четвертый третьего буферного регистра 3 побайтно соединены соответственно с пятым-восьмым входами первого коммутатора байтов 4 и четвертыми-седьмым входами второго коммутатора байтов 5. Выходы коммутатора байтов 4 соединены с информационными входами первого регистра байтов 6, а выходы коммутатора байтов 5 соединены с информационными входами регистра байтов 7. Выходы регистров байтов 6 и 7 соединены с пятым информационным выходом 16 устройства, Первый выход блока наращивания адресов 12 соединен с первым адресным выходом 17 устройства и вторым входом блока запроса командной информации 10, Второй вход блока наращивания адресов 12 и второй вход блока учета расхода байтов 13 соединен с четвертым адресным входом 18 устройства. Пятый вход блока наращивания адресов 12 соединен с шестым управляющим входом 19 устройства. Третьи входы блоков 10, 12, 13

-соединены с пятым управляющим входом

20 устройства. . Второй и третий входы блока анализа достаточности байтов 14 соединены соответственно с вторым 21 и третьим 22 входами устройства. Первый выход блока анализа достаточности байтов 14 соединен с управс четвертым информационным выходом 24 устройства, с вторь1м входом сумматора 9 и четвертыми входами блоков запроса командной информации 10 и анализа достаточности байтов 14.

Пятые входы блоков запроса командной информации 10 и анализа достаточности байтов 14, шестые входы блоков учета расхода байтов 13 и наращивания адресов 12, третий вход блока управления выборкой 11 соединены с седьмой группой синхронизирующих входов 25 устройства.

Первый выход блока управления выборкой 11 соединены с вторым выходом 26 обращения устро 1ства. Второй выход блока управления выборкой 11 по шине 27 соединен с синхровходом первого буферного регистра 1 и первым входом блока запроса командной информации 10, Второй выход блока запроса командной информации 10 по шине 28 соединен с управляющим входом буферного регистра 2, а третий по шине

29 соединен с управляющим входом третьего буферного регистра 3. Первый выход блока запроса командной информации 10 по шине 30 соединен с входом сброса триггера начала работы 8, а четвертый по шине 31 соединен с первым входом блока наращивания адресов 12. Пятая группа выходов блока запроса командной информации 10 по шине

32 соединена с первой группой входов блока анализа достаточности байтов 14. Второй выход блока анализа достаточности байтов t4 по шине 33 соединен с синхровходами первого 6 и второго 7 регистров байтов, а третий выход по шине 34 соединен с четвертым входом блока учета расхода байтов 13.

Четвертый выход блока анализа достаточности байтов 14 по шине 35 соединен с пятым входом блока учета расхода байтов

13 и первым входом сумматора 9, выход которого соединен с управляющими входами коммутаторов байтов 4 и 5.

Информационный вход триггера 8 соединен с шиной логической единицы, а выход по шине 36 соединен с четвертым входом блока наращивания адресов 12, второй и третий выходы которого по шинам 37 и 38 соединены соответственно с первым и вторым входами блока управления выборкой

11.

Блок запроса командной информации

10 (фиг. 2) содержит генератор одиночного импульса 39, шесть триггеров 40, 41, 42, 43, 44, 45, четыре элемента ИЛИ 46, 47, 48, 49, четыре элемента И 50, 51, 52, 53.

Выход генератора 39 соединен с первым входом элемента ИЛИ 46, а по шине 30 через первый выход блока с входом сброса триггера 8. Второй вход элемента ИЛИ 46 соединен через третий вход блока с шиной

20, а выход- с вь1ходом сброса триггеров 40, 41, первым входом элемента ИЛИ 47 и выходом 32-3 группы выходов 32 блока. Второй вход элемента ИЛИ 47 соединен с прямым выходом триггера 43, а выход — с входом сброса триггера 42. Прямой выход триггера 42 соединен с информационным входом триггера 43 и вторым входом элемента И 53, а инверсный — с входом сброса триггера 43 и первым входом элемента ИЛИ

49. Второй вход элемента ИЛИ 49 соединен

1789982

10 синхронизирующих входов 25 устройства.

Выход элемента ИЛИ 49 соединен с четвер- 5

40 тырех элементах И 60, 61, 62, 63, элементе 45

50 с выходом элемента ИЛИ 48 и третьим входом элемента И 53, первый вход которого соединен с шиной 25-10 седьмой группы тым выходом блока. Информационный вход триггера 42 соединен с шиной логической единицы, а синхровход — с выходом элемента И 50 и синхровходом триггера 44.

Первый вход элемента И 50 соединен с шиной 25-5 седьмой группы синхронизирующих входов устройства, а второй вход соединен с шиной 27 первого входа блока.

Информационный вход триггера 44 через второй вход блока соединен с шиной 17.

Прямой и инверсный выходы триггера 44 соединены с первыми входами элемента И

51 и элемента И 52 соответственно, Вторые входы элементов И 51, 52, синхровход триггера 43 и первый вход элемента ИЛИ 48 соединены: с выходом элемента И 53. Второй и третий входы элемента ИЛИ 48 соединены соответственно с инверсными выходами триггеров 40, 41 и с выходами

32-2 и 32-3 пятой группы выходов блока.

Выход элемента И 51 соединен с установочным входом триггера 41, а через третий выход блока по шине 29 с управляющим входом третьего буферного регистра 3. Выход элемента И 52 соединен с установочным . входом триггера 40, а по шине 28 с управляющим входом буферного регистра 2. Информационные входы триггеров 40, 41

eî0åeä è íHå íH û с шmи нHоoй 1 л о0г и ч еeс кKоoг о o нНу ля, а синхровходы соответственно — с прямым и инверсным выходом триггера 45.

Информационный вход триггера 45 через четвертый выход блока соединен с шиной

24, а синхровход через пятый выход блока соединен с шиной 25 — 2 седьмой группы синхронизирующйх входов 25 устройства.

Блок анализа достаточности байтов t4 (фиг, 3) выполнен на трех элементах НЕ 54, 55, 56, трех элементах И вЂ” НЕ 57, 58, 59, чеИЛИ 64, триггере 65 и регистре 66. Информационный вход регистра 66 соединен через второй вход блока с луной 1 входа микрокоманды, а синхровход соединен с управляющей шиной 22 сигнала обращения за микрокомандой, Первый выход регистра 66 соединен с первыми входами элементов

И вЂ” НЕ 57, 58, первым входом элемента И 61 и входом элемента НЕ 54, выход которого соединен с первым входом элемента И 60.

Выходы элементов И 60, 61 соединены соответственно с вторым и первым входом элемента ИЛИ 64, а по шине 35 — с пятым входом блока учета расхода байтов 13 и первым входом трехразрядного сумматора 9.

Причем, входы всех трех разрядов сумматора 9 соединены с шиной 35-1. Выход элемента ИЛИ 64 соединен с первым входом элемента И 63, а через третий выход блока — с шиной 34. Второй вход элемента И 63 и синхровход триггера 65 соединены с шиной

25-5 седьмой группы синхронизирующих входов 25 устройства, а выход элемента И

63 по шине 33 соединен с синхровходами регистров байтов 6, 7. Второй выход регистра 66 соединен с вторым входом элемейта

И 60 и входом элемента НЕ 55, выход которого соединен с вторыми входами элементов И-НЕ 57, 58 и элемента И 61. Третьи, четвертые, пятые входы элементов И вЂ” НЕ 57, 58. Через четвертый вход блока по" шине 24 . соединены с младшими разрядами регистра

69, размещенного в блоке учета расхода байтов, прйчем пятый вход элемента И-НЕ

57 соеди ней через эле мент НЕ 56.

Шестой вход элемента И-НЕ 57 и первый вход элемента И вЂ” НЕ 59 соединенй по шине 32-2 с инверсным выходом триггера 40 блока запроса командной информации 10.

Шестой вход элемента И-НЕ 58 и второй вход элемента И-НЕ 59 по шине 32-1 соединены с инверсным выходом триггера 41 блока 10, Выходы элементов И вЂ”.НЕ 57, 58, 59 через элемент И 62 соединены с информационным входом триггера 65, Вход сбросатриггера 65 через первую группу входов блока по шине 32-3 соединен с выходом элемента ИЛИ 46 блока запроса командной информации 10, Блок учета расхода байтов 13 (фиг. 4) содержит сумматор 67, коммутатор 68, регистр 69, элемент И 70, элемент ИЛИ 71.

Выход элемента И 70 соединен с первым входом элемента ИЛИ 71, второй вход которого и управляющий вход коммутатора 68 соединены через третий вход блока с управляющейй шиной 20 устройства, Выход элемента ИЛИ 71 соединен с синхровходом регистра 69, информационййй вход которо- го соединены с выходом коммутатора 68.

Выход регистра 69 соединен с первым входом сумматора 67, а через выход блока соединен с выходной шиной 24 устройства, С шины 24 младшие три разряда регистра 69 соединены с вторым входом трехразрядного сумматора 9, с третьим-пятым входами элементов И-Н Е 57, 58 блока 14. Кроме того, старший разряд из трех младших разрядов регистра 69 с шины 24 соединен с информационным входом триггера 45 блока запроса командной информации 10. Второй вход сумматора 67 через пятый вход блока по шине 35 соединен с выходами элементов И

60, 61 блока анализа достаточности байтов

14. Выход сумматора 67 соединен с первым

1789982 информационным входом коммутатора 68, второй информационный вход которого через второй вход блока по шине 18 соединен с адресным входом устройства. Первый вход элемента И 70 по шине 23 соединен с вь!ходом триггера 65, а второй по шине 34— с выходом элемента ИЛИ 64 блока анализа достаточности байтов 14. Третий вход элемента И 70 через шестой вход блока соединен с шйной 25-9 седьмой группй синхронизирующих входов 25 устройства. ! (роме того, блок наращивания адресов

12 (фиг. 5) содержит элемент И-НЕ 72, элементы И 73, 74, элементы ИЛИ 75, 76, 77, счетчик 78, коммутатор 79 и регистра адреса

80. Информационный вход счетчика 78 и первый информационный вход коммутатора

79 через второй вход соединены с адресной шиной 18 устройства, Выход счетчика 78 соединен с вторым информационным входом коммутатора 79, управляющий вход коt.oporo и первые входы элементов ИЛИ вЂ” HE

72, ИЛИ 76 соединены с выходом элемента

ИЛЙ 75, Синхровход счетчика 78, первые входы элементов ИЛИ 75, 77 соединены через третий вход блока с управляющей шиной 20 приема адреса команды устройства, Второй вход элемента ИЛИ 75 соединен через пятый вход блока с управляющей шиной

19 приема адреса операнда устройства.

Первый вход элемента И 73 по шине 25-7, а первый вход элемента И 75 по шине 25-9 соединены через шестой вход блока с седьмой: группой синхронизирующих входов 25 устройства. Вторые входы элементов И 73, 74 соединены через первый вход блока с шиной 31 и далее — с выходом элемента

ИЛИ 49 блока запроса командной информации 10. Третьи входы элементов И 73, 74 соединены с выходом элемента ИЛИ вЂ” НЕ 72, второй вход которого по шине 36 соединен с инверсным выходом триггера начала работы 8. Выход элемента И 73 соединен со счетным входом счетчика 78, а выход элемента И 79 соединен с вторым входом элементов ИЛИ 76, 77. Выход элемента WIN 76 соединен с синхровходом регистра адреса

80, э по шине 38 — с вторым входом блока управления выборкой 11. Выход элемента

ИЛИ 77 соединен по шине 37 с первым входом блока 11, а выход регистра адреса

80 через первый выход блока соединен с адресным выходом 17 устройства. Младший разряд адреса с шины 17 соединен с информационным входом триггера 44 блока запроса командной информации 10.

Блок управления выборкой 11 (фиг, 6) выполнен на триггерах 81; 82, 83, элементах

И 84, 85 и элементе ИЛИ 86.

10 и через первый выход блока с шиной 26

20 обращения устройства, Второй вход элемента И 85 соединен с выходом триггера 81, 30

Информационные входы триггеров 81, 82, 83 соединены с шиной логической единицы. Синхровход триггера 81 соединен по шине 37 с выходом элемента ИЛИ 77, а синхровход триггера 83 по шине 38 соединен с выходом элемента ИЛИ 76 блока наращивания адресов 12. Выход триггера 82 соединен с входом сброса триггеров 81, 83, Инверсный выход триггера 83 соединен с входом сброса триггера 82, а прямой выход — с первым входом элемента И 84. Второй вход элемента И 84 соединен с выходом элемента ИЛИ 86, первый — седьмой входы которого соединены соответственно с шинами 25-2-25-8 седьмой группы синхронизирующих входов 25 устройства. Выход элемента И 84 соединен с синхровходом триггера 82, первым входом элемента И 85 а выход по шине 27 — синхровходом первого буферного регистра 1 и вторым входом элемента И 50 блока запроса командной информации 10, На фиг. 7 приведена временная диаграмма синхросигналов, поступающих на седьмую группу входов 25 устройства. Синхросигналы сдвинуты относительно друг друга на полимпульса с перекрытием сигналов, На фиг. 7 синхросигналы седьмого входа 25 устройства пронумерованы от 25-1 до

25-10 с первого по десятый соответственно.

Аналогичная нумерация синхросигналсв используется и на других чертежах описания.

Синхросигналы 25-1 — 25-10 на фиг. 8, шина

25 обозначены соответственно 1-10.

При включении питания устройства и процессора (на чертеже не показан), в ко-.ором оно используется устройство автоматически приводится в исходное состояние.

Исходное состояние устройства при включении питания обеспечивается путем выработки генератором одиночного импульса 39 блока запроса командной информации IQ импульса сброса, Сигнал с выхода генератора 39 поступает через элемент ИЛИ 46 в цепь сброса триггеров 40, 41 и по шине 32-3 на вход сброса триггера готовности 65 блока анализа достаточности байтов 14, через элементы ИЛИ 46, 47 на вход сброса триггера

42 блока запроса командной информации

10, При этом на выходной шине 23 устройства сигнал ".îòîâíîñòè снимается, а с выхода элемента ИЛИ 49 блока IQ от сигналов с инверсных выходов триггеров 40, 41, 42 блока запроса командной информации 10 вырабатывается сигнал запроса, который по

13

1789982

14 шине 31 поступает на вторые входы элементов И 73, 74 блока наращивания адресов 12.

Кроме того, с выхода генератора одиночного импульса 39 блока 10 сигнал по шине 30 передается на вход сброса триггера начала работы 8.

Сигнал "лог. 1" с инверсного выхода триггера 8 поступает по шине 36 на четвертый вход блока наращивания адресов 12 и далее через элемент ИЛИ вЂ” НЕ 72 на третьи входы элементов И 73, 74 и закрывает их.

При этом устройство находится в состоянии ожидания, Работа устройства начинается по сигналу приема адреса команды "flPM АК", который поступает по шине 20 через пятыйвход устройства на синхровход триггера начала работы 8 и третий вход блока запроса командной информации 10. Задним фронтом этого сигнала устанавливается триггер начала p".Jàòè 8 (смотри времечну диаграмму фиг, 8 шина 36 и 20) и снимает сигнал запрета с третьих входов элементов И 73, 74 блока нара"цивания адресов 12. Сигнал приема адреса команды "ПРМ AK" (шина 20) с третьего входа блока запроса командной информации 10 поступает через элемент ИЛИ 46 в цепь сброса триггеров 40, 41, 42 блока 10.

Кроме того сигнал с выхода элемента ИЛИ

46 через пятую группу выходов блока 10 по шине 32-3 поступает в цепь сброса триггера

65 блока 14 и подтверждает его исходное

=остояние.

Сигнал приема адреса команды с шины

20 поступает также на третьи входы блоков наращивания адресов 12 и учета расхода байтов 13, Одновременно на шину 18 устройств-. подается начальный адрес про;рвмм, который с шины 10 поступает на вторые входы блоков 12 и 13.

В блоке у ета расхода байтов 13 сигнал приема адреса команды с шины 20 поступает на управляю ций вход коммутатора 68, а через элемент ИЛИ 71 на синхровход регистра 69. При этом коммутатор 68 подключа= т адресную шину 18 устройства к информационному входу регистра 69. Прием начального адреса программ в регистр

69 производится по заднему фронту сигнала с шины 20 (см. фиг. 8 шина 24). Регистр 69, сумматор 67 и коммутатор 68 выполняют роль счетчика 63АТ08. В регистр 69 вносятся все разряды адреса, включая и младшие два разряда адреса, определяющие номер теку".цего (исходного) байта.

В блоке наращивания адресов 12 начальный адрес программы с шины 18 поступает на информационный вход счетчика 78 опережающей (предварительной) выборки командной информации и на первый вход коммутатора 79, Сигнал приема адреса команды с шины 20 поступает на синхровход счетчика 78, а через элемент ИЛИ 75 на управляющий вход коммутатора 79, при

5 этом коммутатор 79 подключает адресную шину 18 устройства к информационному входу регистра адреса 80, на синхровход которого поступает сигнал приема адреса команды через элемент ИЛИ 76 с выхода

10 элемента ИЛИ 75, Прием начального адреса программы в счетчик 78 и регистр 80 производится задним фронтом сигнала с шины 20 (см, фиг, 8, шина 17). В счетчик 78 и регистр

S0 два младших разряда адреса, определя15 ющие номер байта, не заносится, так как командная информация считывается из блока памяти (на чертеже не показан) по словам. Слово содержит четыре байта: "00"— нулевой байт; "01" — первый байт; "10"—

20 второй байт; "11" — третий байт.

Адрес слова с регистра адреса 80 передается на выходную шину 17 устройства и далее в блок памяти(на чертеже не показан), Сигнал с выхода элемента ИЛИ 76 блока

25 наращивания адресов 12 поступает также по шине 38 на синхровход триггера обращения 83 блока управления выборкой 11 и устанавливает его в единичное состояние.

Кроме того, сигнал приема адреса команды

30 с шины 20 поступает через элемент ИЛИ 77 блока наращивания адресов 12 и далее по шине 37 на синхровход триггера 81 признака команды блока управления выборкой 11 и устанавливает его в единичное сОстояние.

35 Установка триггеров 81, 83 блока управления выборкой 11 производится по заднему фронту сигналов с шин 37 и 38 (фиг. 8, Вых.

81, Вых, 83).

Сигнал с выхода триггера 83 открывает

40 элемент И 84 по первому входу. При приходе синхроимпульсов 25-2-25-8 с седьмой группы входов 25 устройства на вход эле-: мента ИЛИ 86 блока 11 на выходе элемента

И 84 формируется сигнал обращения к па- .

45 мяти (фиг. 8, шина 26), по которому из блока памяти (на чертеже не показан) считйвается командная информация. Адрес на блок памяти выставляется на шине 17 устройства с выхода регистра адреса 80 блока наращива50 ния адресов 12, Кроме того, сигнал обращения с шины 26 поступает на первый вход элемента И 85 блока управления выборкой

11, открытый по второму входу сигналом с выхода триггера 81 признака команды. На

55 выходе элемента И 85 вырабатывается сигнал приема командной информации и по шине 27 передается на синхровход буферного регистра 1 (фиг. 8, шина 27), на информационный вход которого по шине 15 передается считанная командная информа15

1789982

16 ция, Причем в буферный регистр 1 производится по заднему фронту сигнала с шины 27, Кроме того, сигнал с шины 27 поступает через первый вход блока запроса командной информации 10 на второй вход элемента И50, На первый вход элемента И 50 поступает синхросигнал 25-5 с шины 25 устройства.

Сигналом с выхода элемента И 50 устанавливается в единичное состояние триггер 42, открывая по второму входу элемент И 53, третий вход которого открыт сигналом запроса с инверсных выходов триггеров 40, 41, поступающих через элемент ИЛИ 48.

Кроме того, сигнал с выхода элемента И 50 поступает на синхровход триггера 44, на . информационный вход которого по шине 17 поступает младший разряд адреса с регистра адреса 80, значение которого вносится в названный триггер 44..

По приходу синхросигнала 25-10 с шины

25 устройства на выходе элемента И 53 вырабатывается сигнал, который поступает на вторые входы элементов И 51, 52, В зависимости от состояния триггера 44 (значения принятого младшего разряда с регистра 80) на выходе одного из элементов И 51 или И

52 вырабатывается сигнал, который поступает на единичный вход одного из триггеров

41 или 40 соответственно. Соответствующий триггер 41 или 40 устанавливается в единичное состояние и снимает сигнал запроса с входов элемента ИЛИ 48. Кроме того, сигнал с выхода возбужденного элемента И 51 или И 52 поступает соответственно по шине 29 или 28 на управляющие входы буферного регистра 3 или буферного регистра 2 соответственно. При этом; данные из буферного регистра 1 вносятся в соответствующий буферный регистр З.или 2.

ПредпОложим, что запускаемая программа начинается с третьего байта "11" нечетного слова, Под нечетным словом понимается слово, младший разряд адреса которого имеет значение "лог.1". Тогда триггер 44 принимает единичное значение, сигнал вырабатывается на выходе элемента

И 51 на шину 29, прием слова командной информации из буферного регистра 1 производится в буферный регистр 3, триггер 41 снимает свой запрос с третьего входа элемента ИЛИ 48 блока запроса командной информации 10 (см. фиг. 8, Вых, 41, Вых, 42, В ых. 43, В ых, 44).

По окончанйи сигнала с выхода элемента И 53 блока 10 его задним фронтом устанавливается триггер 43. Сигнал с выхода триггера 43 проходит через элемент ИЛИ 47 в цепь сброса триггера 42, который устанавливается в нулевое состояние и сигналом со

10 выборки командной информации блока наращивания адресов 12, а по синхроимпульсу 25-9 вырабатывается сигнал на выходе

45 открытого по первому входу сигналом с вы15

55 своего инверсного выхода сбрасывается триггер 43. Так как сигнал запроса на выходе элемента И 49 не прекращается (триггер

40 находится в состоянии сброса), то в следующем такте rio синхроимпульсу 25-7 с седьмой группы входов 25 устройства на выходе элемента И 73 вырабатывается сигнал добавления "1" к содержимому счетчика

78 (фиг. 8, Вйх. 73, Вых. 78) опережающей элемента И 74. Сигнал с выхода элемента И

74 поступает на вторые входы элементов

ИЛИ 76, 77. Задним фронтом сигнала с выхода элемента И 76 в регистр адреса 80 вносится новое значение счетчика 78, так как при отсутствии сигнала на управляк щем входе коммутатора 79, последний подключает выходы счетчика 78 . к информационным входам регистра эдрес;80.

Сигналы с выходов элементов ИЛИ 76, 77 блока наращивания адресов 12 по шинам

38, 37 соответственно поступают в блок управления выборкой 11, который, как было описано выше, вырабатывает сигнал обращения на шину 26 и сигнал признака команды на шину 27, по которому производится прием командной информации в буферной регистр 1 и прием по синхросигналу 25-5 значения младшего разряда регистра адреса 80 в триггер 44 блока 10 и установка в единичное состояние триггера 42.

Так как предыдущее значение младшего разряда адреса имело значение "1", то после добавления "1" к содержимому счетчика 78 младший разряд адреса изменкл свое значение на "0", и следовательно, три:.гер 44 принимает нулевое значение.

По синхроимпульсу 25-10 с шины 25 устройства на выходе элемента И 53:вырабатывается сигнал, который опрашивает элементы И 51, 52, На выходе элемента И 5,"-„ хода триггера 44, вырабатывается сигнал, который устанавливает триггер 40 в единичное состояние, Триггер 40 снимает сигнал. запроса с второго выхода элемента ИЛИ 48, Для избежания укорачивания сигнала на выходе элемента И 53 и ри сбросе триггеров 41„

40, сигнал с выхода элемента И 53 поступает на первый вход элемента ИЛИ 48, на выходе которого до окончания сигнала с выхода элемента И 53 удерживается сигнал "лог. 1".

Задним фронтом сигнал с выхода элемента и 53 устанавливается триггер 43, который через элемент ИЛИ 47 сбрасывает триггер

42. Триггер 42 снова устанавливает сигнал

1789982

18 запроса на первом входе элемента ИЛИ 49 и сбрасывает триггер 43.

Сигнал с выхода элемента И 52 блока 10 также поступает по шине 28 на управляющий вход буферного регистра 2. По заднему 5 фронт