Устройство для дискретной регулировки фазы

Устройство для дискретной регулировки фазы

Иллюстрации

Показать все

Реферат

 

Использование: область импульсной техники, в быстродействующих системах цифровой обработки сигналов и исполнительных устройствах цифровых следящих систем. Сущность изобретения: устройство содержит: 1 IK-триггер (1), 1 счетчик (2), 2 дополнительных IK-триггера (З, 4), 1 схему блокировки (5), 3 элемента И (6, 9, 10), 2 коммутатора (7, 11), 1 дешифратор (8), 2 празрядных регистра начальной фазы (12, 13). 1 элемент НЕ (14). 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛ ИСТИЧ Е С К ИХ

РЕСПУБЛИК (19) (! 1) ()) G 01 R 25/00

"l/скл

5&da&e

ОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ЕДОМСТВО СССР

ГОСПАТЕНТ СССР) АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1) 4866674/21

2) 25.06.90

6) 07.02.93, Бюл, N 5

1) Ленинградский научно-исследователький радиотехнический институт

2) В.С. Рабкин, М.П. Сошин и С.В. Филатенков

6) Авторское свидетельство СССР

871098, кл. G 01 R 25/00, 1981.

4) УСТРОЙСТВО ДЛЯ ДИСКРЕТНОЙ РЕУЛИРОВКИ ФАЗЫ (57) Использование: область импульсной техники, в быстродействующих системах цифровой обработки сигналов и исполнительных устройствах цифровых следящих систем. Сущность изобретения: устройство содержит: 1 К-триггер (1), 1 счетчик (2), 2 дополнительных IK-триггера (3, 4), 1 схему блс кировки (5), 3 элемента И (6, 9, 10), 2 коммутатора (7, 11), 1 дешифратор (8), 2 иразрядных регистра начальной фазы (12, 13), 1 элемент Н Е (14), 5 ил.

1793390

Устройство относится к области импульсной техники и может быть использовано, в частности, в быстродействующих системах цифровой обработки сигналов и исполнительных устройствах цифровых следящих систем, Целью изобретения является расширение функциональных возможностей устройства за счет обеспечения работоспособности при произвольном и переменном коэффициентах деления.

На фиг. 1 изображена структурная схема предлагаемого устройства; на фиг. 2— временные диаграммы, поясняющие работу предлагаемого устройства при поступлении управляющего сигнала на вход ".исключение"; на фиг. 3 — временные диаграммы, поясняющие работу предлагаемого устройства при поступлении управляющего сигнала на вход "добавление"; на фиг. 4— временные диаграммы, поясняющие работу предлагаемого устройства при поступлении управля1ощего сигнала на вход "добавления" при нахождении IK-триггера и разрядов счетчика в единичном состоянии; на фиг, 5 — структурная схема счетчика.

Устройство для дискретной регулировки фазы (фиг, 1) содержит: IK-триггер 1, счетчик 2, первый и второй дополнительные

IK-триггеры 3 и 4, схему блокировки (СБ) 5, элемент И 6, коммутатор 7, дешифратор 8, элементы И 9 и 10, коммутатор 11, первый и второй и-разрядные регистры начальной фазы 12 и 13, элемент НЕ 14.

Счетчик (фиг. 5) содержит; элемент И 15; элемент НЕ 16, двоичные синхронные счетчики 17 и 18, .Устройство работает следующим образом.

Произвольный коэффициент деления устройства обеспечивается известным способом путем записи в триггер 1 и счетчик 2 определенного состояния триггера 1. и всех разрядов счетчика 2. При этом запись начального состояния осуществляется при следующих условиях. Обозначим через ОЩ состояние разрядов триггера 1 и счетчика 2 на такте Т, через Ок — состояние переполнения триггера 1 и счетчика 2. Тогда отсутствие управляющих импульсов "добавления" и "исключения"

0(Т+1) = 0(Т)+1, Q, 0(T) < Q» (1)

Q(T+1) = Qo, Q(T) = Q»

При поступлении импульса "исключения"

0(Т+1) = Q(T), VQ(T), (2) а при поступлено импульса "добавления"

0(Т+1) = 0(T)4 2, 0(T) < Ок —. 1

0(Т+1) = Qo, ОЩ = Ок — 1 (3)

Q(T+1) = Qo+1, ОЩ = Q»

55 ния К, определяемым значением начальной фазы О,> в РНФ 12. При подаче логического уровня "1" на вход "исключения" (фиг. 2г) триггер 3 начинает управляться по своим синхронным входам I, К и со схемы 5 блокировки (СБ) 5 нэ первый К-вход триггера 3 поступает сигнал логической "1" (фиг.2ж). На I-входе триггера 3 постоянно присутствует сигнал логической "1". Триггер

1 и первый разряд счетчика 2 периодически изменяют свои состояния (фиг.2б и фиг.2в) Из третьего управления системы (3) следует, что в том случае, когда при поступлении импульса "добавления" триггер 1 и счетчик

2 находятся в состоянии переполнения О, следует производить запись начального состояния О +1, а не Q, На синхровходы триггера 1 и счетчика 2 поступают синхроимпульсы. При логических уровнях "0" на управляющих S-входах триггеров 3 и 4 на их выходах присутствуют сигналы логической "1", вследствие чего на выходе элемента И 6 также присутствует единичный сигнал. В этом случае, если значения разрядов счетчика 2 и триггера 1 не находятся в единичном состоянии, то сигнал на выходе дешифратора 8 отсутствует, При этом коммутатор 7 открыт для прохождения сигнала логической "1" с выхода элемента И

6 через первый и второй входы íà Y и К-вхо20 ды триггера 1, Элемент И 9 открыт для прохождения сигнала с выхода триггера 1 на управляющий вход счетчика 2, т.к, на его второй вход поступает сигнал логической

"1" с выхода триггера 3. Логические единицы, присутствующие на и К-входах триггера I, разрешают его переключение, а устройство работает как обычный двоичный счетчик. Когда значения всех разрядов счетчика 2 и триггера 1 примут значения "1", на выходе дешифратора 8 появится сигнал логической "1". При этом счетчик 2 перейдет в режим параллельной записи информации, а коммутатор 7 откроется для записи в триггер 1 информации о значении первого раз35 ряда начальной фазы устройства с выхода коммутатора 11. На выходе элемента И 10 присутствует сигнал логического "0", т.к, триггер 4 находится в единичном состоянии.

Поэтому коммутатор 11 открыт для прохож40 дения информации с выхода РНФ 12, соответствующей начальной фазе устройства

С4. По очередному синхроимпульсу s триггер 1 и счетчик 2 перепишется значение начальной фазы устройства Q<, и сигнал на

45 выходе дешифратора 8 примет значение логического "0". Таким образом, при отсутствии управляющих сигналов "исключения" и

"добавления" устройство работает как счетчик с произвольным коэффициентом деле1793390,б

10

20

ЗО

50 и когда сигналы на выходах принимают значения "1", триггер 3 переводится в состояние еОи (фиг.2д). Одновременно триггер 1 и реходит в состояние иОи(фиг.2б), и закрыв ются элементы И 6 и И 9. Очередной синх оимпульс (фиг.2а) не изменит состояния т иггера 1, т.к, íà его I и К-входы подан л гический оОи с выхода элемента И 6 через к ммутатор 7, но не изменит состояния с етчика 2, т.к, íà его управляющий вход и дан логический иОи с выхода элемента И

9, однако изменит состояние триггера 3, в звращая его в "1и независимо от значения с гнала с выхода СБ 5 (фиг, 2д), Появление. л гического иОи на выходе триггера 3 перев дит СБ 5 в состояние логического иОп (иг.2ж) и ее выходной сигнал, подаваемый н К-вход триггера 3, препятствует повторн му переключению последнего в иО". Возв ат СБ в о1и осуществляется окончанием в одного сигнала "исключения" {фиг. 2ж).

В том случае, если первое значение лог ческой и1и на выходе триггера 1 после и ступления сигнала "исключения" (фиг.2г) с ответствует значению переполнения с етчика 2, то на выходе дешифратора 8 и явится значение логической и1"(фиг. 2э) и о очередному синхроимпульсу (фиг. 2а) в т иггер 1 и счетчик 2 записывается значе н е начальной фазы Q из РНФ 12 через к ммутатор 11, а триггер 3 сбрасывается в и0", закрывая элементы И 6 и И 9;

По очередному синхроимпульсу триггер

1 е изменит своего состояния, т.к. на его i и К-входы подан логический иОп с выхода элемента И 6 через коммутатор 7, но не ! и менит состояния счетчика 2, т.к. на его у равляющий вход подан логический иО" с вь хода элемента И 9, но изменит состояние триггера 3, который устанавливается в сост яние логической "1и (фиг. 2д). При этом от рываются элементы И 6 и И 9, и триггер

7 счетчик 2 работают в счетном режиме, Таким образом, в результате подачи логи еского уровня "1и на вход исключения ф за выходного сигнала устройства изменяет я (замедляется) на 2 к /Кс, где К вЂ” коэфф циент деления устройства.

При подаче логического уровня и1и на ех д "ыдобавпеиив "и (фиг. Зг) триггер 4 иачинаетуправляться по своим синхронным входавг1, К и С. С выхода СБ 5 иа первые K-вход триггера 4 поступает сигнал логической и1".

Триггер 1 периодически изменяет свое состояние и когда сигнал на его прямом выходе принимает значение логического "О", триггер 4 следующим синхроимпульсом .(фиг. 3a) приводится в состояние "Ои (фиг.

Зд), При этом закрывается элемент И 6, а триггер 1 переводится в состояние "1" (фиг.

Зб). Очередной синхроимпульс не изменит состояния триггера 1, т.к, на его I и К-входы подан логический "Оо с выхода элемента И б через коммутатор 7, однако изменит состояние счетчика 2, т.к, на его управляющий вход подан сигнал логической "1и с выхода триггера 1 через открытый элемент И 9 (фиг.

Зв), а также возвратит в состояние п1и триггер 4 независимо от значения сигнала с выхода СБ 5 (фиг.Зд). Появление логического иО" на выходе триггера 4 переводит СБ 5 в состояние логического иОи и ее выходной сигнал, поступающий на К-вход триггера 4, препятствует переключению последнего в иО", Возврат СБ 5 в "1и осуществляется окончанием входного сигнала "добавления" (фиг.Зж).

Втом случае,,если триггер 1 в момент поступления сигнала на вход "добавления" (фиг,3) находится в состоянии логического иОи (фиг.Зб), а все разряды счетчика 2 находятся в единичном состоянии, то по очередному синхроимпульсу триггер 4 перейдет в состояние "О"и а триггер 1 — в состояние "1".

При этом откроется элемент И 10 {фиг Çe), т.к. на инверсном выходе триггера 4 и выходе дешифратора 8 появятся логические "1".

Поэтому коммутатор 11 откроется для прохождения информации, содержащейся в

РНФ 13 и соответствующей состоянию триггера 1 и счетчика 2 С4+ 1 (состояние младших разрядов 01 на фиг,Зв и фиг,36 соответственно). По очередному синхроимпульсу в триггер 1 и счетчик 2 запишется начальная фаза из РНФ 13, установится в

"1" триггер 4, Запись в счетчик начального состояния Q<>+1 соответствует изменению фазы выходного сигнала на 2 л /К, Если триггер 1 и разряды счетчика 2 в момент поступления сигнала на вход "добавления" находятся в единичном состоянии (фиг. 46 и фиг.4в), то на выходе дев ифратора 8 присутствует сигнал (фиг.

4д) и по следующему синхроимпульсу в триггер 1 и счетчик 2 записывается начальная фаза Qp isa РНФ 12. Если триггер 1 после записи в него начальной фазы остается в состоянии "1", то по очередному синхроимпул ьсу он перейдет в состояйие еО" (фиг. 4б), Следующий синхроимпульс переведет триггер 1 в состояние "1", а триггер 4 — e состояние "Оо (фиг. 4е). По очередному синхроимпульсу триггер 1 не изменит своего состояния, т,к. на его! и К-входы подан логический иО", однако изменит состояние счетчика 2, т.к. на его управляющем входе присутствует "1" с выхода триггера 1 через открытый элемент И 9, а также возвратит триггер 4 в Состояние логической и1п (фиг. 4в

1793390

20

30

40

50 и фиг, 4е). Таким образом, фаза выходного сигнала изменится на 2 л /К .

Если триггер 1 и разряды счетчика 2 в .момент поступления сигнала на вход "добавления" находятся в единичном состоянии (фиг. 46 и фиг. 4в), то на выходе дешифратора 8 присутствует сигнал (фиг.

4д) и по следующему синхроимпульсу в триггер 1 и счетчик 2 записывается начальная фаза Qo. Если триггер 1 после записи в него начальной фазы установится в нулевое состояние (фиг. 46), то по очередному синхроимпульсу он перейдет в состояние "1" и сбросится триггер 4 (фиг. 4е). Очередной синхроимпульс не изменит состояния триг"

Формула изобретения. Устройство для дискреъной регулировки фазы, содержащее IK-триггер; счетчик, первый и второй дополнительные IK-тригге ры, С-входы которых объединены и являются синхровходами устройства, а также схему блокировки, причем первый и второй входы схемы блокировки соединены с установочными $-входами первого и второго дополнительных IK-триггеров и являются входами

"Исключение" и "Добавление" устройства, соответственно, третий и четвертый входы схемы блокировки соединены с выходами первого и второго дополнительных IK-триггеров соответственно, выход схемы блокировки подключей к первым К-входам первого и второго дополнительных! К-триггеров, вторые К-входы которых соединены с прямым и инверсным выходами IK-триггера, соответственно, а третий К-вход первого дополнительного1К-триггера соединен с выходом первого разряда счетчика, о т л и ч а ющ е е с я тем, что, с целью расширения области прйменения, в него дополнительно введены два коммутатора, три элемента И, два и-разрядных регистра фазы, элемент НЕ и дешифратор. причем первый и второй входы первого элемента И соединены с выходами первого и второго дополнительных

IK-триггеров соответственно, а выход подгера 1, г.к. на его I и К-входы подан логический "0", но изменит состояние счетчика 2, т.к. на его управляющий вход подана логическая "1" с выхода триггера 1 через открытый элемент И 9, а также возвратит триггер

1 в состояние логической "1" (фиг. 4е). В результате фаза выходного сигнала изменится нэ 2 л /Кс.

Таким образом, устройство позволяет реализовать произвольный коэффициент деления Кс путем записи в РНФ 12 и РНФ

13 произвольных значений начальных фаз

0О и СЬ+1, а также оперативно изменять коэффициент К, изменяя информацию в

РНФ 12 и РНФ 13, ключен к первому и второму информационным входам первого коммутатора и второго коммутатора, первый и второй выходы которогосоединены с I-и К-входами! К-триггера, соответственно, выход IK-триггера соединен с первыми входами дешифратора и второго элемента И, второй вход которого подключен к выходу первого дополнительного IK-триггера, а выход соединен с управляющим входом счетчика, выходы и-1 разрядов счетчика соединены с вторыми n—

-1 входами дешифратора, выход которого подключен к входу разрешения параллельной записи счетчика, управляющему входу первого коммутатора и первому входу третьего элемента И, второй вход которого соединен с инверсным выходом второго дополнительного IK-триггера, а выход подключен к входу управления второго коммутатора, и первых и и вторых информационных входов которого соединены с выходами первого.и второго и-разрядных регистров фазы, соответственно, выход первого разряда второго коммутатора соедиН8Н с третьим информационным входом первого коммутатора и входом элемента

НЕ. остальные и-1 разрядов выходов второго коммутатора подключены к информационным входам счетчика, выход элемента HE соединен с четвертым информационным входом первого коммутатора.

Фиг. 2

Фиг.3

1793390

Фиг.б

Составитель С,Чернякова

Техред М.Моргентал Корректор Л.Филь

Редактор С. Кулакова

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Эаказ 503 Тираж. Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5