Устройство для деления чисел

Устройство для деления чисел

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислитеяьной технике и может быть использовано в 2 универсальных и специализированных вычислительных системах для аппаратной реализации операции деления комплексных чисел, представленных в форме с фиксированной запятой. Цель изобретения - расширение функциональных возможностей устройства. Устройство для деления комплексных чисел содержит блок управления, четыре операционных блока, четыре сумматора по модулю два, вентильную схему и три мультиплексора, соединенных между собой функционально. 2 з, п. ф-лы, 1 табл. 3 ил.

COlO3 COBETCKNX

СОЦИАЛИСТИ4ЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 7/52

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4840128/24 (22) 19.06.90 (46) 15.02.93. Бюл, М 6 (71) Московский лесотехнический институт (72) А, Д. Марковский, А. В. Боровицкий, Г. Г. Меликов, Е, С..Лункин и О. И. Пустовой-тов (56) Авторское свидетельство СССР

М 1462295, кл. 6 06 F 7/52, 1986..

Авторское свидетельство СССР

М 14 17644, кл, G 06 F 7/52, 1986. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНЙЯ ЧИСЕЛ

{57) Изобретение относится к вычислительной технике и может быть использовано в

Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных вычислительных системах для аппаратной реализации операции деления комплексных чисел, представленных в форме с фиксиро. ванной запятой, Известно устройство для деления, содержащее четыре регистра, восемь сумматоров, четыре сдвигателя, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ. Недостатком известного устройства является низкое быстродействие.

Наиболее близким по технической сущности к предлагаемому является устройство для параллельного деления чисел, содержащее в случае трех делимых четыре операционных блока, регистр, блок управления, элементы И. Недостатком данного устройства являются огранйченные фун«циональные возможности, не позволяющие производить обработку комплексных операндов.

„„ЯЦ„„1795456 А1

2 универсальных и специализированных вычислительных системах для аппаратной реализации операции деления комплексных чисел, представленных в форме с фиксированной запятой. Цель изобретения — расширение функциональных возможностей устройства. Устройство для деления комплексных чисел содержит блок управления, четыре операционных блока, четыре сумматора по модулю два, вентильную схему и три мультиплексора. соединенных между собой функционально, 2 з, п, ф-лы, 1 табл, 3 ил.

Цель изобретения — расширение функциональных возможностей устройства.

Поставленная цель достигается тем, что в устройство. для деления комплексных чисел, содержащее четыре операционных блока, блок управления, первый вход которого является входом запуска устройства, второй вход — тактовым входом устройства, третий и четвертый входы соединены с первыми выходами второго и первого операционных блоков, соответственно, первый выход является выходом признака ДЕЛЕНИЕ НА

НОЛЬ устройства, второй выход соединен с четвертыми входами всех четырех операционных блоков и одновременно является выходом признака КОНЕЦ ОПЕРАЦИИ устройства, третий выход соединен с пятыми входами всех четырех операционных блоков, четвертый выход — с первыми входами всех четырех операционных блоков. шестой выход — со вторыми входами первого и третьего операционных блоков, а седьмой выход — со вторыми входами второго и чет1795456 жительного эффекта, в силу чего предложенное техническое решение соответствует критерию изобретения "техническое решение задачи".

Все элементы заявляемого устройства могут быть выполнены на серийно выпускаемых микросхемах, в силу чего предложенное техническое решение соответствует критерию изобретения "техническое реше10 ние задачи".

Работа устройства основана на использовании итерационного алгоритма деления комплексных чисел, реализующего мультипликативный метод вычислений.

15 Предлагаемое устройство производит выполнение операции также результат Z3=-X3+Y3I являются комплексными числами, действительная и мнимая части которых представлены (n+1)-разрядными двоичными дополнительными кодами в формате с фиксированной запятой, Нулевой разряд каждого кода определяет значение знака соответствующего операнда, а разряды с первого по п-.ûé— соответствующие числовые разряды one30 рандов, Число Zz является нормализованным, что соответствует условию

Вычисление значения Z3 производится в два этапа. На первом этапет k E {1, 2, ..., q) вычисления выполняются с использова(2) (3) (4) (5) где q — число итераций первого этапа;

Начальные условия определяются соотношениями

Ф а =Х2 sgn Xz

b0=Y2 sgn Xz (8) (9) вертого операционных блоков, дополнительно введены три мультиплексора, вентильная схема и четыре сумматора по модулю два, причем первые входы первого, второго, третьего и четвертого сумматоров по модулю два являются, соответственно, входами ввода мнимой и действительной частей, делителя, и мнимой и действительной частей делимого, а их вторые входы соединены с шиной старшего (нулевого) разряда действительной части делителя, выходы первого, второго, третьего и четвертого сумматоров по модулю два соединены с третьими входами одноименных операционных блоков, соответственно, первые Bbl ходы третьего и четвертого операционных блоков являются соответствующими Bblxo дами вывода мнимой и действительной час- Z3=0.,5 Zt/Z2. тей результата, второй выход третьего операционного блока соединен со вторым 20 в которой операнды 21=Х1+у1; и Zz=X2+Yz;, а информационным входом второго мультиплексора и первым информационным входом третьего мультиплексора, выход которого подключен к шестому входу чет-. вертого операционного блока, второй выход которого соединен со вторым информационным входом третьего мультиплексора и первым информационным входом второго мультиплексора, выход которого подключен к шестому входу третьего операционного блока, а управляющий вход соединен с управляющим входом третьего мультиплексора и с управляющим входом первого, 1 мультиплексора, выход которого соединен с

2 ( шестым входом второго операционного блока, первый информационный вход — со вторым выходом первого операционного блока, а второй информационный вход — со вторым выходом второго операционного нием рекуррентных соотношений блока и вторым входом вентильной схемы, 40 выход которой соединен с шестым входом ак=ак-t+Sk Ь -1 ° 2 первого информационного блока, а первый вход — c управляющими входами всех трех Ьк=Ьк-1 SI< а -1 2

-11 мультиплексоров и подключен к пятому выходу блока управления. 45 Ск=Ск 1.1.с;1, Сопоставимый анализ заявляемого решения с прототипом показывает, что заяв- (jIc-дк-1 — Sk Ск-1 2 ляемое устройство отличается от известного набором блоков и связями между ними, приводящими к получению положительного эффекта, в силу чего предложенное техническое решение соответствует критерию изобретения "новиз- (б) на".

Заявителям и авторам не известно ис- 55 (7) пользование указанной выше совокупности отличительных признаков в других обьектах Со=0,5 Х1 sgn Xz аналогичного назначения, которая в сочетании с совокупностью известных признаков ба=0,5 Yt sgn Х2 обеспечивает возможность получения поло1795456

l1-ai I<2m (18) I bs l <2, (12) Значение Sk на первом этапе вычислений определяется знаком операнда Ь -1

Sk=sgnbk-1=1-2 Ь -1(0) (10) 5

Значение jk на первом этапе вычислений определяется номером старшего числового разряда кода Ьк-1, имеющего единичное (нулевое) значение при положительном (отрицательном) значении величи- 10 ны Ь -1, в соответствии с выражением

min (J 6 (К (bk q 0+1) = Ь, 1 (О) )

1к

1, при Ьк-1(1)=bk-1(0) (11) 15

Первый этап вычислений продолжается до тех пор, пока в результате выполнения очередной S-ой итерации будет выполнено условие 20 где m — мультипликативная разрядность вычислений (m>n). 25

Второй этап вычислений реализует V М

C{q+1, q+2, ..., 1} преобразование информации согласно рекуррентным соотношениям

àk=àk 1+Sk àk 1 2 (13) 30

Ck=Ck-1+Sk Cj-1 2 (14) dk=dk-1+Sk dk-1 2 (15)

Значение Jk на втором этапе вычислений определяется значением. старшего (нулевого) разряда кода операнда Bk-1 в соответствии с выражением

Я к=в цп(1 — ак-1)=1 — 2 ak-1(0) (16) (При вычислениях ак-1(0) определяет значение целой части операнда ак->).

Значение jk на втором этапе вычисле- 45 ний определяется номером разряда дробной части кода а -1, имеющего нулевое (единичное) значение при ак-1 меньшем (большем) единицы в соответствии.с выражением 50

min (j 6 (N I а - (j+1) = а -1 (0) );

Jk

1, при ak-1(1)=а -1(0) (17) 55

Второй этап вычислений продолжается до тех пор, пока в результате выполнения очередной t-ой итерации будет выполнено условие

По окончании вычислений значения операндов Ci u dz используются в качестве действительной Хд и мнимой Уз частей комплексного результата 2з.

На фиг, 1 представлена структурная схема устройства для деления комплексных чисел; на фиг, 2 — функциональная электрическая схема блока управления; на фиг. 3 — структурная схема операционного блока;

Устройство содержит блок управления

1, четыре операционных блока 2, четыре сумматора по модулю два 3, вентильную схему 4, три мультиплексора 5, имеет шесть входов 6 — !1 и четыре выхода 12 — 15.

Блок управления содержит первую группу элементов И 16, включающую восемь элементов, вторую группу элементов И 17, включающую m элементов, шесть элементов ИЛИ 18, первую группу одноразрядных сумматоров по модулю двэ 19 и вторую группу однораарядных сумматоров по модулю два 20, содержащие по m одноразрядных сумматоров по модулю два каждая, мультиплексор 21, имеет первый 6, второй 7, третий 22 и четвертый 23 входы, первый 12, второй 13, третий 24, четвертый 25, пятый

26, шестой 27 и седьмой 28 выходы, Операционный блок содержит мультиплексор 29, регистр 30, сумматор по модулю два 31, сдвигатель 32, сумматор 33, имеет первый 34, второй 35, третий 36, четвертый

37, пятый 38 и шестой 39 входы. первый 40 и второй 41 выходы.

Устройство работает следующим образом.

В исходном состоянии признак КОНЕЦ

ОПЕРАЦИИ, поступающий со второго выхода блока управления i на второй 13 выход устройства имеет единичное значение, На второй 7 вход устройства непрерывно поступают тактовые импульсы (ТИ). На третий

8, четвертый 9, пятый 10 и шестой 11 входы .устройства поступают значения аргументов

У, Хг, У1 и Х1, которые передаются на пер- вые входы первого, второго, третьего и четвертого сумматоров по модулю два 3 соответственно. Коды У1 и Х1 поступают на входы соответствующих сумматоров по модулю два 3 со смещением на один разряд в сторону младших разрядов, На входах сумматоров по модулю два 3 поступающие коды уг, хр, у1 и х1 дополняются нулями до V числовых разрядов (Ч вЂ” вычислительная разрядность. обеспечивающая допустимое значение погрешности, возникающей при усечении чи1795456

45

При неравенстве нулю операнда а и 50

55 сел, сдвигаемых за пределы разрядной сетки, V m).

На вторые входы каждого сумматора по модулю два 3 поступает значение знакового разряда кода xz, которое поразрядно суммируется по модулю два с кодами, поступившими на второй вход соответствующего сумматора по модулю два. В результате на выходах первого. второго, третьего. и четвертого сумматоров по модулю два 3 формируются начальные значения переменных Ь, а,d< и С, которые поступают на третьи входы первого, второго, третьего и четвертого операционных блоков соответственно, Для начала вычислений синхронно с одним из ТИ на первый 6 вход устройства подается сигнал ПУСК, поступающий на первый вход блока управления 1. Блок управления 1 по сигналу ПУСК формирует на своем тре1ьем выходе сигнал ЗАНЕСЕНИЕ

Единичный уровень признака КОНЕЦ ОПЕРАЦИИ, поступая на четвертые входы операционных блоков 2 со второго выхода блока управления 1, обеспечивает прием операционными блоками 2.1, 2.2, 2.3 и 2.4 начальных значений b<>, а, do и со соответственно поступающих на их третьи входы.

Сигнал ЗАНЕСЕНИЕ, поступая на пятые входы операционных блоков 2, обеспечивает занесение начальных х значений переменных в регистры блоков 2. С первых выходов блоков 2.1 и 2.2 коды Ь+ и в*, содержащие m+1 старших разрядов величин Ь и а, поступают на третий и четвертый входы блока управления 1 соответственно.

Если начальные значения переменных а и Ьо равны нулю, признак КОНЕЦ ОПЕРАЦИИ сохраняет единичное значение и вычисления не проводятся. На первом 12 выходе устройства формируется единичное значение ПР признака ДЕЛЕНИЕ НА

НОЛЬ.

При равенстве нулю операнда Ь и равенстве единице операнда а признак КОНЕЦ ОПЕРАЦИИ сохраняет единичное значение, на выходах 15 и 16 устройства формируются соответственно значения мнимой Уз и действительной Хз частей результата согласно (1), равенстве нулю операнда Ь на пятом выходе блока управления 1 формируется нулевое значение признака НОМЕР ЭТАПА, Признак КОНЕЦ ОПЕРАЦИИ принимает нулевое значение и устройство начинает выполнение вычислений непосредственно со второго этапа, При отличных от нуля значениях операндов ао и bo признак НОМЕР ЭТАПА принимает единичное значение, признак

КОНЕЦ ОПЕРАЦИИ принимает нулевое значение и в устройстве начинается первый этап вычислений, На первом этапе вычислений при выполнении К-ой итерацииЧК 6 (1, 2, ..., q} единичный уровень признака НОMEP ЭТАПА, поступая на первый вход вентильной схемы 4 и управляющие входы мультиплексоров 5, обеспечивает прохождение информации со второго входа на выход вентильной схемы 4, а также с первых информационных входов мультиплексоров

5 на их выходы, На вторые входы первого и третьего операционного блоков 2 с шестого выхода блока управления 1 и на вторые входы второго и четвертого операционных блоков 2 с седьмого выхода блока управления 1 поступают сигналы ИНВЕРСИЯ 1 и Инверсия 2 соответственно, значения которых определяются таблицей..

На первые входы операционных блоков

2 с четвертого выхода блока управления 1 поступает m-разрядный унитарный двоичный код jp, содержащий единицу в jk-ом разряде, определяемом выражением (11), и нули в остальных разрядах, В результате операционные блоки 2 производят формирование значений а, Ь, Ск и бк в соответствии с выражениями (2)(5).

С приходом очередного ТИ на третьем выходе блока управления 1 формируется единичное значение сигнала ЗАНЕСЕНИЕ, которое, поступая на пятые входы операционных блоков 2, осуществляет занесение вычисленных значений в регистры блоков, Итерационный процесс первого этапа вычислений продолжается до тех пор, пока в результате выполнения очередной q-ой итерации значения всех m числовых разрядов кода Ья*, поступающего с первого выхода операционного блока 2.1 на четвертый вход блока управления 1, станут равными, нулю, либо значения всех m числовых разрядов кода Ья* станут равными единице, В этом случае признак НОМЕР ЭТАПА на пятом выходе блока управления 1 примет нулевое значение, которое, поступая на управляющие входы мультиплексоров 5, обеспечит прохождение информации со вторых информационных входов мультиплексоров 5 на их выходы. Устройство начнет выполнять второй этап вычислений. На втором этапе вычислений при выполнении

К-ой итерациий(6 (q+1, q+1, ..., t} с четвертого выхода блока управления 1 на первые входы операционных блоков 2 поступает унитарный m-разрядный управляющий код

1795456

5

15

25

55 сдвига 1к, содержащий единицу в jk-м разряде, определяемом выражением 17, и нули в остальных разрядах.

В результате выполнения итерации второй, четвертый и третий операционные блоки 2 формируют согласно выражениям (13)-(15) значения а, Ск и dk соответственно, которые с приходом очередного ТИ заносятся в регистры операционных блоков, Значение Ья=0, хранящееся в регистре операционного блока 2.1 на втором этапе вычислений не изменяется, Итерационный процесс на втором этапе вычислений продолжается до тех пор, пока в результате выполнения очередной t-ой итерации все m разрядов дробной части кода а*т поступающего с первого выхода операционного блока 2,2 на третий вход блока управления 1 станут равными единице либо все m разрядов дробной части кода а* станут равными нулю, В этом случае на втором выходе блока управления 1 будет сформировано единичное значение признака КОНЕЦ

ОПЕРАЦИИ, которое поступит на второй 13 выход устройства, На третьем 14 и четвертом 15 выходах устройства будут сформированы значения d< и сс, представляющие собой неокругленные значения мнимой Уз и действительной Хз составляющих результата, соответственно, Блок управления работает следующим образом. В исходном состоянии на входы 22 и 23 блока поступают коды, содержащие только нули или только единицы во всех m числовых разрядах дробной части, на выходе 13 формируется единичный уровень признака КОНЕЦ ОПЕРАЦИИ. Сигнал ПУСК со входа 6 блока поступает на первый вход элемента ИЛИ 18.2 и затем с выхода элемента ИЛИ 18.2 на выход 24 блока в качест. ве сигнала ЗАНЕСЕНИЕ. B процессе выполнения операциитК{0, 1,;, t) на входы

22 и 23 блока поступают (m+1)- разрядные коды а*к и Ь*к. соответственно. Первая группа одноразрядных сумматоров по модулю два 19 инвертирует поступающий на вход 22 код при единичном значении старшего (нулевого) разряда поступающего кода и оставляет поступающий на вход 22 код без изменений при нулевом значении старшего (нулевого) разряда кода, формируя таким образом абсолютное значение величины

Ь*1

Аналогичные преобразования кода, поступающего на вход 23 выполняет вторая группа одноразрядных сумматоров по модулю два 20, формируя дополнение до двух кода а+к при а*к 1.

Если на выходах первой 19 и второй 20 групп одноразрядных сумматоров по модулю два формируются нулевые коды, на выходе элемента И 16,2 сформируется единичныйуровень признакаДЕЛЕНИЕ НА

НУЛЬ. Единичное значение признака ДЕЛЕНИЕ НА НУЛЬ, проходя через элемент

ИЛИ 18.1 обеспечивает формирование значения признака КОНЕЦ ОПЕРАЦИИ на выходе 13 блока. Если числовые разряды кода

Ь*к содержит как нули, так и единицы, абсолютное значение кода Ь*1, поступающее с выходов, второй группы одноразрядных сумматоров по модулю два 20, на вход элемента ИЛИ 18,4, обеспечивает формирование на выходе элемента ИЛИ 18.4, являющемся одновременно выходом 26 блока, единичного значения признака НОМЕР ЭТАПА, Единичное значение признака

НОМЕР ЭТАПА, поступая на инверсные входы элементов И 16.2 и И 16.4, обеспечивает формирование нулевого уровня признака

КОНЕЦ ОПЕРАЦИИ, на выходе элемента

ИЛИ 18,1, который, поступая с выхода элемента ИЛИ 18.1 на инверсный вход элемента И 16.5 разрешает прохождение ТИ со входа 7 блока через элементы И 16.5 и ИЛИ

18.2 на выход 24 блока, Единичный уровень признака НОМЕР

ЭТАПА на выходе элемента ИЛИ 18.4 разрешает прохождение кода с выходов второй группы сумматоров по модулю два 20 через мультиплексор 21 на входы схемы выбора старшего нуля, образованной второй группой элементов И 17 и элементам ИЛИ 18,3, на выходе которой формируется унитарный код 1к, поступающий на выход 25 блока.

Элементы И 16.6, И 16.7, И 16.8 и элементы ИЛИ 18.5, и ИЛИ 18.6 формируют сигналы ИНВЕРСИЯ 1 и ИНВЕРСИЯ 2 на обоих этапах вычисления в соответствии с приведенной выше таблицей. Сигнал ИНВЕРСИЯ 1 поступает с выхода элемента

ИЛИ 18,5 на выход 27 блока. Сигнал ИНВЕРСИЯ 2 поступает с выхода элемента

ИЛИ 18.6 на выход 28 блока. При поступлении на вход 23 блока нулевого кода, на выходе зле ме нта ИЛ И 18.4 будет сформировано нулевое значение признака

НОМЕР ЭТАПА, определяющее второй этап вычислений. При этом на выход мультиплексора 21 поступит m-разрядный код с выходов первой группы одноразрядных сумматоров по модулю два 19. Формирование унитарного кода 1 производится в схеме выбора старшего нуля также, как и на первом этапе вычислений, С появлением на выходах первой группы одноразрядных сумматоров по модулю два 19 кода, все разряды которого одновре1795456

10

20

30

11 менно равны единице, на выходе элемента

И 16,3 формируется единичное значение сигнала, которое через элементы И 16,4 и

ИЛИ 18.1 поступает на выход 13 в качестве признака КОНЕЦ ОПЕРАЦИИ. С выхода элемента ИЛИ 18.1 на инверсный вход элемента И 16.5 поступает сигнал единичного уровня, запрещающий прохождение ТИ со входа 7 блока на выход 24 блока. Блок управления прекращает свою работу. Операционный блок работает следующим образом, Признак КОНЕЦ ОПЕРАЦИИ, поступающий с четвертого 37 входа блока на управляющий вход мультиплексора 29, обеспечивает поступление на выход мультиплексора 29 информации с третьего 36 входа блока при занесении начальных, значений и с выхода сумматора 33 при выполнении вычислений. С выхода мультиплексора 29 информация поступает на информационный вход регистра 30, в который заносится при единичном уровне сигнала ЗАНЕСЕНИЕ, поступающего с пятого 38 входа блока на вход занесения регистра 30, С выхода регистра 30 информация поступает на первый 40 выход блока, а также на первый вход сумматора 39 и второй вход сумматора по модулю два 31. Сумматор по модулю два 31 производит поразрядное суммирование по модулю два кода, поступившего на его второй вход со значением сигнала ИНВЕРСИЯ, поступившего на его первый вход со второго 35 входа блока.

Сформированный результат поступает на второй вход сдвигателя 32, на первый. вход которого с первого 34 входа блока поступает унитарный m-разрядный код Iy.

Сдвигатель 32 производит, сдвиг в сторону младших разрядов кода, поступившего на его второй вход на число разрядов, равное номеру единичного разряда в унитарном коде 1к. Полученный в результате сдвига код с выхода сдвигателя 32 поступает на второй

41 выход блока, Сумматор 33 осуществляет суммирование поступившего на его первый вход кода с кодом, поступившим на его второй вход с шестого 39 входа блока, Таким образом, положительный эффект изобретения заключается в расширении функциональных возможностей устройства.

В то же время среднее время выполнения операции деления комплексных чисел составляет пите,раций что обеспечивает в среднем двухкратный выигрыш в быстродействии по сравнении с известным устройствоМ; выполняющим аналогичную операцию за 2n+1 итераций, Формула изобретения

1. Устройство для деления чисел, содержащее первый, второй, третий и четвертый операционные блоки и блок управления, вход запуска которого является входом запуска устройства, первый выход первого операционного блока соединен с первым информационным входом .блока управления, первый выход которого является Bbixoдом признака деления на ноль устройства, второй выход блока управления является выходом признака конца деления устройства, а четвертый выход блока управления соединен с установочными входами первого, второго, третьего и четвертого операционных блоков, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных воз- можностей за счет деления комплексных чисел, в него введены первый, второй, третий и четвертый сумматоры по модулю два, первый, второй и третий мультиплексоры и вентильная схема, причем второй выход блока управления соединен с управляющими входами первого, второго, третьего и четвертого операционных блоков, входы разрешения записи которых соединены с третьим выходом блока управления, пятый выход которого соединен с управляющими входами вентильной схемы и первого, вто- . рого и третьего мультиплексоров, шестой выход блока управления соединен с входами инверсной информации первого и третьего операционных блоков, седьмой выход блока управления соединен с входами инверсной информации второго и четвертого операционных блоков, первый выход второго операционного блока соединен с вторым информационным входом блока управления, тактовый вход которого является тактовым входом устройства, входы ввода действительной и мнимой частей делителя и действительной и мнимой частей делимого которого соединены соответственно с первыми входами первого, второго, третьего и четвертого сумматоров по модулю два, ВТорые входы которых соединены со старшим. разрядом ввода действительной части делителя устройства, выход первого сумматора по модулю два соединен с первым информационным входом первого операционного блока, выход второго сумматора по модулю два соединен с первым информационным входом второго операционного блока, выход третьего сумматора по модулю два соединен с первым информационным входом третьего операционного блока, выход четвертого сумматора по модулю два соединен с первым информационным входом четвертого операционного блока, второй выход первого операционного блока соединен с первым информационным входом первого

1795456 мультиплексора, второй информационный вход которого соединен с вторым выходом второго операционного блока и с информационным входом вентильной схемы, первые выходы третьего и четвертого операционных блоков является соответственно выходами действительной и мнимой части результата устройства, второй выход третьего операционного блока соединен с первым информационным входом третьего мультиплексора и с вторым информационным входом второго мультиплексора, пер-. вый информационный вход которого соединен с вторым информационным входом третьего мультиплексора и с вторым выходом четвертого операционного блока, выход вентильной схемы соединен с вторым информационным входом первого операционного блока, выход первого мультиплексора соединен с вторым информационным входом второго операционного блока, выход второго мультиплексора соединен с вторым информационным входом третьего операционного блока; выход третьего мультиплексора соединен с вторым информационным входом четвертого операционного блока.

2. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что блок управления содержит первую группу из восьми элементов И, вторую группу из m элементов И, группу из шести элементов ИЛИ, первую группу из m сумматоров по модулю два, вторую группу из m сумм это ров по модул ю два, где m — мул ьтипликативная разрядность вычислений, и мультиплексор, причем первые входы m сумматоров по модулю два первой группы соединены соответственно с m разрядами

nepaoro информационного входа блока управления. (m+1)-й разряд которого соединен с вторыми входами сумматоров по модулю два первой группы. выходы которых соединены соответственно.с инверсными входами первого элемента И первой группы, с прямыми входами третьего элемента И первой группы и с входами первой группы мультиплексора, первые входы m сумматоров по модулю два второй группы соединены соответственно с m разрядами второго информационного входа блока управления, (m+1)-й разряд которого соединен с вторыми входами сумматоров по модулю два второй группы, выходы которых соединены соответственно с входами четвертого элемента ИЛИ группы, выход которого соединен с управляющим входом мультиплексора, с первыми (инверсными) входами второго, четвертого и седьмого элементов И первой группы и с первыми (прямыми) входами шестого и восьмого элемента И первой группы. вторые (прямые) входы второго и четвертого элементов И первой группы соединены соответственно с выходами первого и третьего элементов И

5 первой группы, второй (прямой) вход седьмого элемента И первой группы соединен с (m+1)-м разрядом первого информационного входа блока управления, второй (инверсный) вход шестого элемента И первой

10 группы соединен с вторым (прямым) входом восьмого элемента И первой группы и с (гп+1)-м разрядом второго информационного входа блока управления, выход второго элемента И первой группы является первым

15 выходом блока управления и соединен с первым (прямым) входом первого элемента

ИЛИ группы, второй вход (прямой) которого соединен с выходом четвертого элемента И первой группы, выход первого элемента

20 ИЛИ группы является вторым выходом блока управления и соединен с первым (инверсным) входом пятого элемента И первой группы, второй (прямой) вход которого соединен с тактовым входом блока управления, 25 выход пятого элемента И первой группы соединен с первым входом второго элемента

ИЛИ группы, выход которого является третьим выходом блока управления, первый выход мультиплексора соединен с первым

30 (инверсным) входом третьего элемента ИЛИ группы и с первыми (прямыми) входами rn элементов И второй группы, выход первого элемента И которой соединен с вторым (прямым) входом третьего элемента ИЛИ

35 группы, i-й выход мультиплексора, где i=2, rn, соединен с вторым (инверсным) входом

I-го элемента И второй группы и )-м входом (прямым) (j=3, m-1) (1+1)-го элемента И второй группы, выходы третьего элемента ИЛИ

40 группы и элементов И второй группы с второго по m-й составляют m разрядов четвертого выхода блока управления, выход четвертого элемента ИЛИ группы является пятым выходом блока управления, выход

45 шестого элемента И первой группы соединен с первым (прямым) входом пятого элемента ИЛИ группы, второй (прямой) вход которого соединен с выходом седьмого элемента И первой группы и с первым (прямым)

50 входом шестого элемента ИЛИ группы, второй (прямой) вход которого соединен с выходом восьмого элемента И первой группы, выходы пятого и шестого элементов ИЛИ группы являются соответственно шестым и

55 седьмым выходами блока управления.

З.Устройство по и, 1, отл ича ю щеес я тем, что операционный блок содержит мультиплексор, регистр, сумматор по модулю два, сдвигатель и комбинационный сумматор, причем первый информационных

1795456

Фиг. I вход операционного блока соединен с первым информационным входом мультиплексора. выход которого соединен с информационным входом регистра, вход разрешения записи которого соединен с входом разрешения записи операционного блока, управляющий вход которого соединен с входом управления мультиплексора, вход инверсной информации операционного блока соединен с первым входом сумматора по модулю два, второй вход которого соединен с выходом регистра, первым выходом операционного блока и первым входом комбинационного сумматора, второй вход которого соединен с вторым информационным входом операционного блока, а выход

5 комбинационного сумматора соединен с вторым информационным входом мультиплексора, выход сумматора по модулю двэ соединен с информационным входом сдвигателя, установочный вход которого соеди10 нен с установочным входом операционного блока, второй выход которого соединен с выходом сдвигателя.

1795456

Составитель А.Марковский

Техред M.Ìoðãåíòàï Корректор H.Ñëîáîäÿíèê

Редактор

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 431 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5